2011EDA技术复习题例
EDA期末复习题
EDA期末复习题第一章1、什么是EDA技术？EDA的英文全称是什么？答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
2、利用EDA技术进行电子系统的设计有什么特点？答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
3、从使用的角度讲，EDA技术主要包括几个方面的内容？答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
其中，硬件描述语言是重点。
4、硬件描述语言VHDL的特点是什么？5、什么是综合？有哪些类型？综合在电子设计自己动化地位是什么？6、什么是VHDL语言的自顶向下的设计方法？它与传统的数字逻辑系统设计方法有何不同？1、对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的作用是什么？每步的结果是什么？答：第一:需要进行“源程序的编辑和编译”—用一定的逻辑表达手段将设计表达出来;第二：要进行“逻辑综合”---将用一定的逻辑表达手段将表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应的关系（电路分解）；第三：要进行目标器件的“布线/适配”---在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）第四：目标器件的编程下载---将前面的软件设计经过编程变成具体的设计系统（物理实现）；最后要进行硬件仿真/硬件测试---验证所设计的系统是否符合要求。
(完整版)EDA技术试题库
EDA试题库建设[70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。
]基础题部分填空题（140空）1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。
2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。
3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。
4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。
5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。
6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。
7．MAX+PLUS的文本文件类型是（.VHD）。
8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。
9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。
10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。
11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。
12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。
13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。
14、VHDL 的操作符包括（算术运算符）和（符号运算符）。
15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。
16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。
17、VHDL 同或逻辑操作符是（XNOR）。
18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。
《EDA技术基础》复习资料.pdf
Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
15．无论何种设计环境，VHDL 设计文件都__ .vhd_______的扩展名保存，而 Verilog HDL 设计文
件应以__ .v_______的扩展名保存。
16． 设计文件输入结束后一定要通过 编译（Compiler） ，检查设计文件是否正确。
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学海无涯
____逻辑功能 ，它由 VHDL 语句构成，是外界看不到的部分。 27．VHDL 的普通标识符（或称“短标识符”）必须以 字母开头 ，后跟若干字母、数字或单
个下划线构成，且不能以 下划线 结束。 28．在 VHDL 中最常用的库是 IEEE 标准库，最常用的程序包是_ （STD_LOGIC_1164）___。 29．在 VHDL 的端口声明语句中，端口方向关键字包括_ IN _、_OUT _、__INOUT __和
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学海无涯
一、填空题
1． 现代电子技术经历了 CAD 、 CAE 和 EDA 三个主要的发展阶段。
2． EDA 技术包括 大规模可编程器件 、 硬件描述语言 HDL 、 EDA 工具软件
和 实验开发系统 四大要素。
3． EDA 的设计输入主要包括
文本输入方式 、 图形输入方式
和 波形输入方式
三种形式。
出块和互连资源。
9． FPGA 两类配置下载方式是主动配置方式 和被动配置方式 。
10． Quartus II 是 EDA 器件制造商Ａltera 公司自己开发的___EDA 工具___软件。
11． Quartus II 工具软件安装成功后、第一次运行前，还必 授权 。
12．Quartus II 支持 原理图 、__文本 和 波形 等不同的编辑方式。
（完整word版）EDA技术题库
（完整word版）EDA技术题库EDA技术题库⼀．填空题1. Verilog的基本设计单元是模块。
它是由两部分组成，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
2. ⽤assign描述的语句我们⼀般称之为组合逻辑，并且它们是属于并⾏语句，即于语句的书写次序⽆关。
⽽⽤always描述的语句我们⼀般称之为组合逻辑或时序逻辑，并且它们是属于串⾏语句，即于语句的书写有关。
3．在case语句中⾄少要有⼀条default语句。
4. 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，⽽y的4位的补码为4’b0110 。
5. 两个进程之间是并⾏语句。
⽽在Always中的语句则是顺序语句。
6.综合是将⾼层次上描述的电⼦系统转换为低层次上描述的电⼦系统，以便于系统的具体硬件实现。
综合器是能⾃动将⾼层次的表述（系统级、⾏为级）转化为低层次的表述（门级、结构级）的计算机程序7. 设计输⼊的⽅式有原理图、硬件描述语⾔、状态图以及波形图。
8.按照仿真的电路描述级别的不同，HDL仿真器可以完成：系统级仿真，⾏为级仿真，RTL 级仿真，门级（时序）仿真。
按照仿真是否考虑硬件延时分类，可以分为：功能仿真和时序仿真。
仿真器可分为基于元件（逻辑门）仿真器和基于HDL语⾔的仿真器9. IP核是知识产权核或知识产权模块，在EDA技术中具有⼗分重要的地位。
半导体产业的IP定义为⽤于ASIC或FPGA中的预先设计好的电路功能模块。
IP分为软IP、固IP和硬IP。
10.可编程逻辑器件PLD是⼀种通过⽤户编程或配置实现所需逻辑功能的逻辑器件，也就是说⽤户可以根据⾃⼰的需求，通过EDA开发技术对其硬件结构和⼯作⽅式进⾏重构，重新设计其逻辑功能11.两种可编程逻辑结构是基于与-或阵列可编程结构（乘积项逻辑可编程结构）、基于SRAM 查找表的可编程逻辑结构12.PLD按集成度分类：简单PLD、复杂PLD；按结构分类：基于“与-或”阵列结构的器件、基于查找表结构的器件；从编程⼯艺上分类：熔丝型、反熔丝型、EPROM型、EEPROM型、SRAM 型、Flash型13.Verilog的端⼝模式有三种：输⼊端⼝、输出端⼝、双向端⼝，对应的端⼝定义关键词分别是：input、output、inout14.Verilog中常⽤有两种变量：寄存器型变量（⽤reg定义）、⽹线型变量（⽤wire定义）15.Verilog有两种赋值⽅式：阻塞式赋值（=）、⾮阻塞式赋值（<=）16.Verilog有四种循环语句：for语句、repeat语句、while语句、forever语句17.Verilog 的描述风格：RTL描述、数据流描述、⾏为描述、结构描述18.从状态机的信号输出⽅式上分，有Mealy型和Moore型两种状态机；从状态机的描述结构上分，有单过程状态机和多过程状态机；从状态机表达⽅式上分，有符号化状态机和确定状态编码的状态机；从状态机编码⽅式上分，有顺序编码状态机、⼀位热码编码状态机或其他编码⽅式状态机。
EDA技术复习题
一、填空1、ASIC的中文含义是__专用集成电路_____；2、EDA的中文含义是_电子设计自动化；3、PROM的中文含义是_______4、EEPROM的中文含义是_______5、SOPC的中文含义是_______6、PLD的中文含义是______可编程逻辑器件_____________；7、HDL的中文含义是_硬件描述语言；8、CPLD的中文含义是_复杂可编程逻辑器件；9、FPGA 的中文含义是_现场可编程门阵列。
10、LUT的中文含义是__查找表_______________。
11、RTL的中文含义是_寄存器传输级(Register Transfer Level)12、PAR的中文含义是_布局布线13、UUT的中文含义是_被测单元(Unit Under Test)14、JTAG的中文含义是_联合测试行动小组(Joint Test Action Group)15、在ISE软件中的原理图输入时，用元件符号INV表示非门。
16、目前应用最广泛的HDL(硬件描述语言)有__VHDL语言，_Verilog HDL_语言。
17、FPGA在结构上主要分成三个部分：可编程逻辑单元,可编程输入输出单元,可编程连线.CPLD在结构上主要分成三个部分：可编程逻辑宏单元,可编程输入输出单元,可编程内部连线18、目前主流的FPGA都采用了基于SRAM 工艺的查找表结构。
FPGA芯片主要由6部分构成，分别是可编程I/O单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。
19、CPLD由可编程的与/或阵列以及宏单元库构成，CPLD主要由可编程I/O单元、基本逻辑块、互连资源和其它辅助功能模块构成。
20、Xilinx 公司器件主要包括Xilinx CPLD 芯片、FPGA 芯片、PROM 芯片，其中，XC9500系列是属于CPLD 芯片，而Spartan 类和Virtex 类是属于FPGA芯片，在这两大类芯片中Virtex 类是高端产品。
EDA技术期末复习题
EDA技术期末复习题1．结构体中包含了四类功能描述语句：语句、______________语句、子程序调用语句和语句。
(P304)2. 下列关于程序包的用法正确的是: ________ (P319)A、一个程序包中只能包含常数说明，VHDL数据类型说明，元件定义和子程序这几种结构之一或他们中的几种B、程序包首可以独立定义和使用C、程序包结构中，必须同时含有程序包首和程序包体D、一个完整的程序包中，程序包首名和程序包体名可以不是同一个名字3. 参数传递说明语句以关键词引导一个类属参量表，通常在实体中的位置处于语句之前。
(P300-301)4. 下列逻辑操作符中哪个的优先级最高：_______。
A. ANDB. ORC. NOTD. XOR5. 下列关于操作符说法不正确的是:_______ (P333)A、关系操作符的操作对象可以是VHDL中的任何数据类型构成的操作数B、关系操作符的返回值是布尔类型数据C、MOD和REM的操作数数据类型只能是整数，运算操作结果也是整数。
D、SLL是左移位操作，右边跟进的位补零6. 下列说法正确的是: _______。
(P332)A、只有BIT型和整型数据可以参与加减运算。
B、操作符是有优先级别的，其中逻辑运算符的级别最低。
C、BIT 、BOOLEAN和STD_LOGIC可以进行逻辑运算D、a nand b nand c 这串运算可以不加括号7. 下列语句中，不属于并行语句的是：________A、进程语句B、CASE语句C、元件例化语句D、WHEN…ELSE…语句8. 下列语句中，不属于顺序语句的是：_______。
A. WHEN…ELSE…语句B. IF语句C. LOOP语句D. CASE语句9. 以下关于VHDL中常量的声明正确的是________A、Constant Width ：Integer=8；B、Constant Width ：Integer ：= 8；C、Variable Width ：Integer = 8；D、Variable Width ：Integer ：= 8；10. 下列哪个库需要在VHDL程序中明确打开并指定________A、STDB、IEEEC、WORKＤ、自定义库11. VHDL中最为常用的是库。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
《EDA技术基础》复习资料
EDA复习资料《EDA技术基础》题库及参考答案（试用版）目录一、填空题 (I)二、单选题 (4)三、简答题 (10)四、应用题 (11)五、上机实验题 (15)一、填空题1．现代电子技术经历了CAD 、CAE 和EDA 三个主要的发展阶段。
2．EDA技术包括大规模可编程器件、硬件描述语言HDL 、EDA工具软件和实验开发系统四大要素。
3．EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。
4．目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL 和Verilog HDL 。
仿真是一种对所设计电路进行间接检测的方法，包括_ 功能仿真和_ 时序仿真。
5．层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。
先从底层的电路设计开始，然后在___高层次___的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。
6．用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行____。
7．可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。
8．PLD（FPGA、CLPD）种类繁多，特点各异。
共同之处包括的三大部分是逻辑块阵列、输入/输出块和互连资源。
9．FPGA两类配置下载方式是主动配置方式和被动配置方式。
10．Quartus II是EDA器件制造商Ａltera公司自己开发的___EDA工具___软件。
11．Quartus II工具软件安装成功后、第一次运行前，还必授权。
12．Q uartus II支持原理图、__文本和波形等不同的编辑方式。
13．在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录（文件夹）。
14．在Quartus II集成环境下执行原理图输入设计法，应选择___模块/原理图文件(Block Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
2011EDA技术A卷(答案)
一、填空题（每空1分，共12分）1、在Max_plusII中，保存( 原理图 )输入方式的文件名可以是任意的，而保存（文本）输入的文件名必须与文件的实体名一致。
2、在VHDL的（ IEEE ）库中的（ STD_LOGIC_UNSIGEND ）程序包中对“+”“-”等操作符做了重载设定。
3、定义x := （“11 ”） & （‘ 0 ’） & （“01 ”）;则x的值为 11001 。
4、若有type temp is array(0 to 23)of bit; 且经过如下操作a<=temp’high; b<=temp’low, c<=temp’length; 则a<=( temp(0) )，b<=( temp(23) )，c<=( 24 )。
5、若在结构体中定义信号：signal e,d1,f1: std_logic_vector(6 downto 0);且执行语句e<=”0011011”; d1<=(2=>e(6),5=>e(4),others=>e(1)); f1<=‘1’&‘1’&d1(2)&‘1’&d1(0)&‘0’&‘0’; 则运行结果d1<=( “1111011”)， f1<=( “1101100” )。
二、单项选择题（每题1分，共10分）1．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器B.综合器C.适配器D.下载器2. 现场可编程门阵列的英文简称是（ A ）。
A. FPGAB. PLAC. PALD. PLD3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（ A ）。
A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（B ）是错误的。
EDA技术习题集及答案
第一章 EDA概述一、填空题1．2000年推出的Pentium 4微处理器芯片的集成度达——万只晶体管。
2．一般把EDA技术的发展分为——、——和——三个阶段。
3．在EDA发展的——阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板(PcB)布局布线等工作。
4．在EDA发展的——阶段，人们可以将计算机作为单点设计工具，并建立各种单元库，开始用计算机将许多单点工具集成在一起使用。
5．EDA设计流程包括——、——、——和——四个步骤。
6．EDA的设计验证包括——、——和——三个过程。
7．EDA的设计输入主要包括——、——和———。
8．文本输入是指采用——进行电路设计的方式。
9．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为——。
10．时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为——或——。
11．当前最流行的并成为1EEE标准的硬件描述语言包括————和——。
12．采用PLD进行的数字系统设计，是基于芯片的设计或称之为——的设计。
13．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为——的设计法。
14．EDA工具大致可以分为——、——、———、———和——等五个模块。
15．将硬件描述语吉转化为硬件电路的重要工具软件称为——————。
二、单项选择题1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( )。
①设计输入②设计输出③仿真④综合2．一般把EDA技术的发展分为( )几个阶段。
①2 ②3 ③4 ④53．AHDL属于( )描述语言。
①普通硬件②行为③高级④低级4．vHDL属于( )描述语言。
①普通硬件②行为③高级④低级5．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( )。
EDA 考试题目+ 万能版
上次考试题目：（计数器是不同进制）1：计数器流水灯显示2：计数器流水灯显示加蜂鸣器报警3：计数器数码管显示4：计数器数码管显示加蜂鸣器报警5：点阵行显示（某一行的某几个点）6：点阵列显示（某一行的某几个点）7：静态显示8个数8：流水灯EDA考试资料万能终结版---------- 电子1101班昨天晚上才完成这份文档没来得及上传大家见谅！目录1.万能流水灯 (3)2分频模块 (4)3译码器模块 (4)4二选一模块 (5)5计数器模块 (6)6点阵行静态显示 (6)7点阵行动态扫描显示 (7)8点阵列动态扫描显示 (8)9点阵静态显示某一列 (9)10.万能计数器 (11)11.按键 (13)*************************************************************************** 1.万能流水灯，根据给CASE语句中的赋值可以实现各个时间--各种灯的跳变*************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led_water isport(clk:in std_logic;qout:out std_logic_vector(7 downto 0));end;architecture a of led_water issignal CQI:integer range 0 to 7 :=0;signal q0 :std_logic:='0';beginprocess(clk)variable count :integer range 0 to 10000000;beginif rising_edge(clk) thenif count<10000000 then count:=count+1;else q0<= NOT q0;count:=0;end if;end if;end process;process(q0)beginif rising_edge(q0) thenif CQI<7 then CQI<=CQI+1;else CQI<=0;end if;case CQI iswhen 0=> qout<="00000001";when 1=> qout<="00000010";when 2=> qout<="00000100";when 3=> qout<="00001000";when 4=> qout<="00010000";when 5=> qout<="00100000";when 6=> qout<="01000000";when 7=> qout<="10000000";end case;end if;end process;end;************************************************************************ 2．分频模块调整count的值就可以得到不同频率的分频器*********************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport ( clk :in std_logic;q :out std_logic);end fenpin;architecture bahave of fenpin issignal q0 :std_logic:='0';beginprocess(clk)variable count :integer range 0 to 10000000;beginif rising_edge(clk) thenif count<10000000 then count:=count+1;else q0<= NOT q0;count:=0;end if;end if;end process;q<=q0;end bahave;***************************************************************************** 3．译码器模块**************************************************************************** library ieee; --库调用use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity decl7s is --实体部分port(bcdin:in std_logic_vector(3 downto 0); --输入bcdinsegout:out std_logic_vector(7 downto 0)); --输出segoutend entity decl7s;architecture bhv of decl7s is --结构体beginprocess(bcdin)begincase bcdin is --以下是共阴数码管的数码显示情况when "0000"=>segout<="00111111";--输入是0时，则数码管上显示0when "0001"=>segout<="00000110";--输入是1时，则数码管上显示1when "0010"=>segout<="01011011";--输入是2时，则数码管上显示2when "0011"=>segout<="01001111";--输入是3时，则数码管上显示3when "0100"=>segout<="01100110";--输入是4时，则数码管上显示4when "0101"=>segout<="01101101";--输入是5时，则数码管上显示5when "0110"=>segout<="01111101";--输入是6时，则数码管上显示6when "0111"=>segout<="00000111";--输入是7时，则数码管上显示7when "1000"=>segout<="01111111";--输入是8时，则数码管上显示8when "1001"=>segout<="01101111";--输入是9时，则数码管上显示9when "1010"=>segout<="01110111";--输入是a时，则数码管上显示awhen "1011"=>segout<="01111100";--输入是b时，则数码管上显示bwhen "1100"=>segout<="00111001";--输入是c时，则数码管上显示cwhen "1101"=>segout<="01011110";--输入是d时，则数码管上显示dwhen "1110"=>segout<="01111001";--输入是e时，则数码管上显示ewhen "1111"=>segout<="01110001";--输入是f时，则数码管上显示fwhen others=>segout<="00000000";end case;end process;end architecture bhv;********************************************************************* 4．二选一模块******************************************************************** library ieee;use ieee.std_logic_1164.all;entity mux2_1 isport(s:in std_logic;bcd:in std_logic_vector(7 downto 0);y:out std_logic_vector(3 downto 0));end mux2_1;architecture bhv of mux2_1 isbeginwith s selecty<=bcd(3 downto 0) when '0',bcd(7 downto 4) when others;end bhv;********************************************************************* 5．计数器模块更改值可以实现不同计数的变化*********************************************************************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt24 isport(clk:in std_logic;BCD_out:out std_logic_vector(7 downto 0);reset:in std_logic);end cnt24;architecture bhv of cnt24 issignal shi:std_logic_vector(3 downto 0);signal ge:std_logic_vector(3 downto 0);beginprocess(reset,clk)beginif reset='0' thenshi<="0000";ge<="0000";elsif rising_edge(clk) thenif ge=3 and shi=2 then --------------------更改可实现进制改变ge<="0000";shi<="0000";elsif ge=9 thenge<="0000";shi<=shi+1;else ge<=ge+1;end if;BCD_out(7 downto 4)<=shi;BCD_out(3 downto 0)<=ge;end if;end process;end bhv;***************************************************************************** 6．点阵行静态显示通过更改可以显示不同的行***************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dianzhen isport(din:out std_logic_vector(3 downto 0);lie:out std_logic_vector(15 downto 0));end ;architecture one of dianzhen isbegindin<="0110";lie<=x"ffff";end;***************************************************************************** 7．点阵行动态扫描显示可更改频率***************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity liushui isport(clk:in std_logic;L:buffer std_logic_vector(15 downto 0);Q:buffer std_logic_vector(3 downto 0));end;architecture one of liushui issignal clk1:std_logic;beginfenpin:process(clk)variable num:integer range 1 to 10000000;beginif falling_edge(clk) thenif num=1000000 thenclk1<=not clk1;num:=1;elsenum:=num+1;end if;end if;end process;xianshi:process(clk1)BEGINL<=X"FFFF";if falling_edge(clk1) thenQ<=Q+1;end if;end process;end one;******************************************************************************* 8点阵列动态扫描显示****************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity dianzhen isport(clk:in std_logic;--时钟引脚16SLE:buffer std_logic_vector( 3 downto 0);-----选择行（69,70,71,72）L:out std_logic_vector(15 downto 0));----选择列（73,74,75,76,77,83,84,85,91,94, 96,97,98,99,100,103）end;architecture one of dianzhen issignal clk1:std_logic;signal M:std_logic_vector(3 downto 0);beginfenpin:process(clk)variable num:integer :=0;beginif falling_edge(clk) thenif num=30000 thennum:=0;clk1<=not clk1;else num:=num+1;end if;SLE<=SLE+1;end if;end process;xianshi:process(clk1)variable N:integer:=0;beginif falling_edge(clk1) thenif N=15 thenM<=M+1;N:=0;else N:=N+1;end if;end if;end process;zhuanma:process(M)begincase M is--"0000"when "0000"=>L<=X"0001";when "0001"=>L<=X"0002";when "0010"=>L<=X"0004";when "0011"=>L<=X"0008";when "0100"=>L<=X"0010";when "0101"=>L<=X"0020";when "0110"=>L<=X"0040";when "0111"=>L<=X"0080";when "1000"=>L<=X"0100";when "1001"=>L<=X"0200";when "1010"=>L<=X"0400";when "1011"=>L<=X"0800";when "1100"=>L<=X"1000";when "1101"=>L<=X"2000";when "1110"=>L<=X"4000";when "1111"=>L<=X"8000";END CASE;end process;end one;************************************************************************** 9点阵静态显示某一列更改L的值可实现************************************************************************** library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity dianzhen1 isport(clk:in std_logic;--时钟引脚16SLE:buffer std_logic_vector( 3 downto 0);-----选择行（69,70,71,72）L:out std_logic_vector(15 downto 0));----选择列（73,74,75,76,77,83,84,85,91,94,96,97,98,99,100,103）end;architecture one of dianzhen1 issignal clk1:std_logic;signal M:std_logic_vector(3 downto 0);beginfenpin:process(clk)variable num:integer :=0;beginif falling_edge(clk) thenif num=10000 thennum:=0;clk1<=not clk1;else num:=num+1;end if;end if;end process;xianshi:process(clk1)variable N:integer:=0;beginL< =X"0004";if falling_edge(clk1) thenSLE<=SLE+1;end if;end process;end one;*******************************************************************************10.万能计数器更改最大值即可包括蜂鸣器******************************************************************************* library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity smg isport(clk,rst,charge:in std_logic;ala :buffer std_logic;ws:buffer std_logic_vector(2 downto 0);Q:buffer std_logic_vector(6 downto 0));end entity;architecture one of smg issignal clk1,clk2,clk3:std_logic;signal shi,ge,cnt:std_logic_vector(3 downto 0);beginfenpin:process(clk)variable num,num0,num1:integer range 1 to 10000000;beginif falling_edge(clk) thenif num=1000 thenclk1<=not clk1;num:=1;else num:=num+1;end if;if num0=10000000 thenclk2<=not clk2;num0:=1;else num0:=num0+1;end if;if num1=10000 thenclk3<=not clk3;num1:=1;else num1:=num1+1;end if;end if;end process;weixuan:process(clk1)beginif falling_edge(clk1) thenif ws="001" thenws<="000";else ws<=ws+1;end if;end if;end process;jishi:process(clk2,rst,charge)beginif rst='1' thenshi<="0000" ;ge<="0000";elsif charge='1' and falling_edge(clk2) thenif shi="0001" and ge="0110"then-----------------------更改可改变进制（加）shi<="0000";ge<="0000";elsif ge="1001" thenshi<=shi+1;ge<="0000";else ge<=ge+1;end if;elsif charge='0' and falling_edge(clk2) thenif ge>0 thenge<=ge-1;elsif shi>0 and ge="0000" thenshi<=shi-1;ge<="1001";elseshi<="0101";ge<="1001";------------------更改可改变进制（减）end if;end if;end process;alarm:process(clk3,ge)beginif falling_edge(clk3) thenif ge="0000" and shi="0000" then clk3<=not clk3;end if;end if;end process;max2_1:process(ws)beginif ws="000" thencnt<=ge;end if;if ws="001" thencnt<=shi;end if;end process;yima:process(cnt)begincase cnt isWHEN"0000"=>Q<="0111111";WHEN"0001"=>Q<="0000110";WHEN"0010"=>Q<="1011011";WHEN"0011"=>Q<="1001111";WHEN"0100"=>Q<="1100110";WHEN"0101"=>Q<="1101101";WHEN"0110"=>Q<="1111101";WHEN"0111"=>Q<="0000111";WHEN"1000"=>Q<="1111111";WHEN"1001"=>Q<="1101111";WHEN"1010"=>Q<="1110111";WHEN"1011"=>Q<="1111100";WHEN"1100"=>Q<="0111001";WHEN"1101"=>Q<="1011110";WHEN"1110"=>Q<="1111001";WHEN"1111"=>Q<="1110001";WHEN OTHERS=>NULL;end case;end process;end one;******************************************************************************* 11.按键charge是按键rst是加减选择*******************************************************************************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity smg isport(clk,rst,charge:in std_logic;ws:buffer std_logic_vector(2 downto 0);Q:buffer std_logic_vector(6 downto 0));end entity;architecture one of smg issignal clk1,clk2:std_logic;signal shi,ge,cnt:std_logic_vector(3 downto 0);signal keyin,keyout,q1,q2,q3:STD_LOGIC_VECTOR(3 DOWNTO 0);beginfenpin:process(clk)variable num,num0:integer range 1 to 10000000;beginif falling_edge(clk) thenif num=100000 thenclk1<=not clk1;num:=1;else num:=num+1;end if;if num0=10000000 thenclk2<=not clk2;num0:=1;else num0:=num0+1;end if;end if;end process;weixuan:process(clk1)beginif falling_edge(clk1) thenif ws="001" thenws<="000";else ws<=ws+1;end if;end if;end process;JIANPAN:process(clk1,charge)beginkeyin(0)<=charge;if falling_edge(clk1) thenq1<=keyin;q2<=q1;q3<=q2;end if;keyout<=q1 or q2 or q3;end process;jishi:process(rst,keyout)beginshi<="0011"; ----------------------------------------十位置位if rst='1' and falling_edge(keyout(0)) thenif ge="1001"thenge<="0000";else ge<=ge+1;end if;elsif rst='0' and falling_edge(keyout(0)) thenif ge="0000" thenge<="1001";else ge<=ge-1;end if;end if;end process;max2_1:process(ws)beginif ws="000" thencnt<=ge;end if;if ws="001" thencnt<=shi; ---------------------end if; ----------------------end process;yima:process(cnt)begincase cnt isWHEN"0000"=>Q<="0111111";--0--3FWHEN"0001"=>Q<="0000110";--1--06WHEN"0010"=>Q<="1011011";--2--5BWHEN"0011"=>Q<="1001111";--3--4FWHEN"0100"=>Q<="1100110";--4--66WHEN"0101"=>Q<="1101101";--5--6DWHEN"0110"=>Q<="1111101";--6--7DWHEN"0111"=>Q<="0000111";--7--07WHEN"1000"=>Q<="1111111";--8--7FWHEN"1001"=>Q<="1101111";--9--6FWHEN"1010"=>Q<="1110111";--A--77WHEN"1011"=>Q<="1111100";--B--7CWHEN"1100"=>Q<="0111001";--C--39WHEN"1101"=>Q<="1011110";--D--5EWHEN"1110"=>Q<="1111001";--E--79WHEN"1111"=>Q<="1110001";--F--79WHEN OTHERS=>NULL;end case;end process;end one;企鹅2013年12月27日。
《EDA技术》复习题-电子版答案
一、填空题1、目前国际上较大的PLD器件制造公司有Altera 和Xilinx 公司。
2、当前最流行并成为IEEE标准的硬件描述语言包括VHDL 和V erilog HDL 。
3、高密度可编程逻辑器件HDPLD包括EPLD 、CPLD 和FPGA 。
4、PLD从集成密度上可分为LDPLD 和HDPLD两类，其中HDPLD包括__EPLD_ ____、__ CPLD_____和___FPGA _____三种。
5、EDA设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。
6、图形文件的扩展名是_.bdf__；QuartusII所建工程的扩展名是_.qpf_；自建元件图形符号文件的扩展名_.bsf__；Verilog HDL所编程序的扩展名为__.v__ 。
7、图形文件的扩展名是 .bdf ；矢量波形文件的扩展名是.vwf ；自建元件图形符号文件的扩展名 .bsf 。
8、可编程逻辑器件的优化过程主要是对__速度__和___资源___的处理过程即时间优化和面积优化。
9、EDA设计输入主要包括__图形输入__、__ 文本输入和__ 波形__输入。
10、设计处理的最后一步是产生可供器件编程使用的数据文件，对CPLD来说是产生熔丝图文件即JEDEC文件，对于FPGA来说是产生位流数据文件Bitstream 。
11、EDA设计输入主要包括图形输入、文本输入和波形输入。
12、设计优化主要包括面积优化和速度优化。
13、Verilog HDL语言的扩展名为 .v 。
14、EDA的中文名称是电子设计自动化。
15、EDA仿真分为功能仿真又称前仿真、系统级仿真或行为仿真，用于验证系统的功能；时序仿真又称后仿真、电路级仿真，用于验证系统的时序特性、系统性能。
16、一般把EDA技术的发展分为_ __CAD____、__ CAE_____和___EDA____三个阶段。
17、阻塞型赋值符号为= ，非阻塞型赋值符号为<= 。
EDA复习参考题
EDA技术复习题2一、填空题1、EDA的设计输入包括、、。
文本输入方式、图形输入方式、波形输入方式2、当前最流行的并成为IEEE标准的硬件描述语言包括和。
VHDL语言Verilog HDL语言3、将硬件描述语言转化为硬件电路的重要工具软件称为。
HDL综合器4、基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息。
不丢失5、基于SRAM结构的可编程器件，在系统断电后编程信息。
会丢失6、CPLD器件中至少包括、、三种结构。
可编程逻辑宏单元、可编程I/O单元、可编程内部连线7、目前常见的可编程逻辑器件的编程和配置工艺包括基于、基于和基于三种编程工艺。
电可擦存储单元的E2PROM或Flash技术、SRAM查找表的编程单元、反熔丝编程单元8、VHDL设计实体的基本结构由、、、和等部分组成。
库、实体、结构体、程序包、配置9、和是设计实体的基本组成部分，他们可以构成最基本的VHDL程序。
实体、结构体10、在VHDL的端口声明语句中，端口方向包括、、和。
in out buffer inout11、VHDL的数据对象包括、和，它们是用来存放各种类型数据的容器。
常数constant、变量variable、信号signal12、VHDL的操作符包括、、和。
逻辑操作符、关系操作符、算术操作符、符号操作符13、VHDL的顺序语句只能出现在、和中，是按照书写顺序自上而下，一条一条执行。
进程process、函数function、过程procedure14、VHDL的进程（process）语句是由组成的，但其本身却是。
顺序语句、并行语句15、Maxplus Ⅱ支持、、和等不同编辑方式。
图形、符号、文本、波形16、指定设计电路的输入/输出端口与目标芯片引脚的连接关系的过程称为。
引脚锁定17、在完成设计电路的输入/输出端口与目标芯片引脚的锁定后，再次对设计电路的仿真称。
时序仿真或后仿真二、单项选择题：1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C_____。
EDA试题题库及参考答案
一、选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④ B.②①④③C．④③②①D．②④③①3．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计4．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成5．对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样6．进程中的信号赋值语句，其信号更新是___C____。
A．按顺序完成；B．比变量更快完成；C．在进程的最后完成；D．都不对。
7．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D A．IEEE库B．VITAL库C．STD库D．WORK工作库8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
2011EDA期末试卷及答案
EDA 期末试卷一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA 技术的发展分为 MOS 时代 、 CMOS 时代 和 ASIC 三个阶段。
2．EDA 设计流程包括 设计输入 、 设计实现 、 实际设计检验 和 下载编程四个步骤。
3．EDA 设计输入主要包括 图形输入 、 HDL 文本输入 和 状态机输入 。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真 。
5．VHDL 的数据对象包括 变量 、 常量 和 信号 ，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过 仿真 ，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。
8．MAX+PLUS 的文本文件类型是（后缀名） .VHD 。
9．在PC 上利用VHDL 进行项目设计，不允许在 根目录 下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
源程序的文件名应与 实体名 相同，否则无法通过编译。
二、选择题：(本大题共5小题，每小题3分，共15 分)。
11． 在EDA 工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器B.综合器C.适配器D.下载器12． 在执行MAX+PLUS Ⅱ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. SimulatorC. CompilerD.Timing Analyzer13．VHDL 常用的库是（A ）A. IEEEB.STDC. WORKD. PACKAGE14．下面既是并行语句又是串行语句的是（ C ）A.变量赋值B.信号赋值C.PROCESS 语句D.WHEN…ELSE 语句15．在VHDL 中，用语句（D ）表示clock 的下降沿。
A. clock’EVENTB. clock’EVENT AND clock=’1’AND clock=’0’三、名词解释题:（本大题共3题，每小题3分，共计9分）16． EDA: 电子设计自动化17．VHDL 和FPGA: 超高速硬件描述语言 现场可编程门阵列18．元件例化本大题共3小题，第1小题8分，第2小题10分，第3题9分，共计27分。
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EDA技术复习题例一、选择题1，EDA技术最终实现的目标是（A）工A ASIC，B FPGA C CPLD D GAL2，下面不是实现ASIC的方法是（D），A包括超大规模可编程逻辑电路（FPGA、CPLD）B半定制或全定制ASICC混合ASICD SOPC3，FPGA是指（B）A复杂的可编程逻辑器件B现场可编程逻辑器件C片上系统D全定制专用集成电路4，SOPC是指（A）。
A 片上可编程系统B现场可编程逻辑器件C片上系统D全定制专用集成电路5，VHDL综合包括四个层次：其中行为综合是指（b）？？A从自然语言转换到VHDL语言算法表示。
B从算法表示转换到寄存器传输级（RTL），即从行为域到结构域的综合。
C RTL级表示转换到逻辑门的表示。
D从逻辑门表示转换到版图表示（ASIC），或转换到FPGA的配置网表文件。
6，下列约束中EDA综合器不能够识别并优化的是（D）。
A，设计规则约束B，时间约束C，面积约束D，行为约束。
7，与自顶而下的设计方法相比，下面哪个不是自底而上设计方法的特点（D）。
A，低效B低可靠性C费时费力D成本低8，下面哪种器件是属于复杂的可编程逻辑器件（D）。
A，P ROM B PAL C GAL D CPLD9，下面哪种器件是属于简单的可编程逻辑器件（A）。
A，P ROM B FPGA C FIEX10K系列D CPLD10，下面一段VHDL源码综合后形成什么电路（B）ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ;PROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q1 <= D ;END IF;Q <= Q1 ;END PROCESS ;A组合逻辑电路B时序逻辑电路C即是组合电路也是时序电路D模拟电路11，下面一段VHDL源码综合后需多少个触发器或锁存器（C）ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clk='1' AND clk’event THENa <= d;b <= a;q <= b;END IF;END PROCESS;END reg1;A 1个B 2个C 3个D 4个常用语句语法的功能判别。
二、找错并订证2，LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;――ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT4B;ARCHITECTURE behav OF CNT4B ISvariable CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);―――BEGINP_REG: PROCESS(CLK, RST, ENA)―――IF RST = '1' THEN CQI <= "0000";ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = '1' THEN CQI <= CQI + 1;ELSE CQI <= "0000";――――END IF;OUTY <= CQI ;―――END PROCESS P_REG ;COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav;三、简答题1，什么是时序仿真？2，什么是功能仿真？3，简述用Quartus II EDA工具进行FGPA、CPLD设计的操作流程。
4，什么是查找表结构？什么是乘积项结构？5，简述VHDL的综合过程。
6，说明VHDL语言的结构组成7，说明信号与变量的异同点。
8，表达式C<=A+B中，A、B和C数据类型都是STD_LOGIC_VECTOR,是否能直接进行加法运算？说明原因和解决方法。
四、分析说明题1，已知下述电路图，请用VHDL语言描述其实体（或全部源码）。
2，用VHDL语言设计一简单组合逻辑电路（如奇偶校验器等）3，请用特定语句描述特定逻辑功能。
4，用VHDL语言设计一简单时序电路（如计数器、移位寄存器等；注意使能、清零、复位、设置、同步、异步等）5，已知下述电路图，请用VHDL语言对其顶层描述,(设计名为F_SUBER)。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_suber ISPORT (a,b,sub_in : IN STD_LOGIC;diffr,s_out : OUT STD_LOGIC);END ENTITY f_suber;ARCHITECTURE fh1 OF f_suber Iscomponent h_suberport (x,y :in std_logic;diff,s_out: out std_logic);end component;signal aa,bb,cc : std_logic;BEGINu1:h_suber port map (x=>a,y=>b,diff=>aa,s_out=>bb);u2:h_suber port map (x=>aa,y=>sub_in,diff=>diffr,s_out=>cc);s_out<=bb or cc;END ARCHITECTURE fh1;6，已知如下述VHDL语言源码，请说明其逻辑电路功能（或画出时序仿真图）。
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC; %输入引脚CLK、RST、ENA% OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC ); %输出引脚OUTY[3..0]、COUT%END CNT4B;ARCHITECTURE behav OF CNT4B IS%结构体名为behav%SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);%声明信号CQI% BEGINP_REG: PROCESS(CLK, RST, ENA)BEGINIF RST = '1' THEN CQI <= "0000"; %异步复位%ELSIF CLK'EVENT AND CLK = '1' THEN%等待CLK上升沿到来%IF ENA = '1' THEN CQI <= CQI + 1; %同步使能计数%ELSE CQI <= "0000";END IF;END IF;OUTY <= CQI ;%16进制计数器%END PROCESS P_REG ;COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); %进位输出%END behav;7，知逻辑状态转换图，请写出VHDL语言源码。
8，知如下述VHDL语言源码，请画出其逻辑状态转换图。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine ISPORT ( clk,reset : IN STD_LOGIC;state_inputs : IN STD_LOGIC_VECTOR (0 TO 1);comb_outputs : OUT INTEGER RANGE 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_machine ISTYPE FSM_ST IS (s0, s1, s2, s3);SIGNAL current_state, next_state: FSM_ST;BEGINREG: PROCESS (reset,clk)BEGINIF reset = '1' THEN current_state <= s0;ELSIF clk='1' AND clk'EVENT THENcurrent_state <= next_state;END IF;END PROCESS;COM:PROCESS(current_state, state_Inputs)BEGINCASE current_state ISWHEN s0 => comb_outputs<= 5;IF state_inputs = "00" THEN next_state<=s0; ELSE next_state<=s1;END IF;WHEN s1 => comb_outputs<= 8;IF state_inputs = "00" THEN next_state<=s1;ELSE next_state<=s2;END IF;WHEN s2 => comb_outputs<= 12;IF state_inputs = "11" THEN next_state <= s0;ELSE next_state <= s3;END IF;WHEN s3 => comb_outputs <= 14;IF state_inputs = "11" THEN next_state <= s3;ELSE next_state <= s0;END IF;END case;END PROCESS;END behv;9，由功能要求说明设计思路（如频率计的设计电路）。