《电子技术》知识点总结及学习指导——第9章 触发器与时序逻辑电路

第9章触发器与时序逻辑电路
9.1 学习要求
（1）掌握各种RS触发器、JK触发器和D触发器的逻辑功能。

（2）掌握时序逻辑电路的分析方法，能熟练分析寄存器、计数器等时序逻辑电路。

（3）理解数码寄存器、移位寄存器、二进制计数器和十进制计数器的工作原理。

（4）理解555定时器的工作原理和逻辑功能。

（5）理解由555定时器组成的单稳态触发器和无稳态触发器的工作原理。

9.2 学习指导
本章重点：
（1）RS触发器、JK触发器和D触发器的逻辑功能。

（2）时序逻辑电路的分析。

（3）数码寄存器、移位寄存器、二进制计数器和十进制计数器的工作原理。

（4）555定时器的工作原理和逻辑功能。

（5）由555定时器组成的单稳态触发器和无稳态触发器的工作原理。

本章难点：
（1）触发器逻辑功能的转换。

（2）时序逻辑电路的分析。

（3）单稳态触发器和无稳态触发器的工作原理。

本章考点：
（1）触发器的逻辑功能应用及分析。

（2）时序逻辑电路的分析。

（3）时序逻辑电路与组合逻辑电路综合应用。

（4）555定时器的应用电路分析。

9.2.1 双稳态触发器
时序逻辑电路一般由组合逻辑电路和存储电路两部分组成。

时序逻辑电路在任何时刻的输出不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。

存储电路通常以双稳态触发器（简称触发器）为基本单元电路构成。

各种触发器
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的逻辑符号、逻辑功能表以及触发方式如表9.1所示。

表9.1 触发器
触发器的主要特点是：
（1）具有0状态和1状态两个稳定状态。

（2）在外部信号作用下能实现状态转换，即翻转。

（3）输入信号消失时具有记忆功能。

触发器的外部信号有：
R和D S，用于将触发器直接置（1）直接置0（复位）和直接置1（置位）信号
D
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0和直接置1。

（2）时钟脉冲信号C，用于提供时钟脉冲，以使多个触发器同步工作。

（3）外部激励信号，如JK触发器的J、K，用于确定触发器翻转后的状态。

一个触发器的工作状态要由以上3种信号共同作用来决定。

触发器逻辑功能的表示方法有逻辑状态表或逻辑功能表、波形图等。

9.2.2 时序逻辑电路的分析方法
时序逻辑电路可分为同步时序电路和异步时序电路两类。

同步时序电路中所有触发器在同一个时钟脉冲控制下同时进行状态转换。

异步时序电路中各个触发器不是由同一个时钟脉冲控制，因此各触发器不在同一时刻进行状态转换。

1．同步时序逻辑电路的分析方法
同步时序逻辑电路的分析方法是：
（1）根据电路图写出各触发器的驱动方程，即外部激励信号的逻辑表达式。

（2）根据复位和置位信号的状态确定各触发器的初始状态。

（3）从初始状态开始，根据各个触发器的现态和驱动方程计算J、K的值（JK 触发器）或D的值（D触发器），据此决定各触发器的次态，并将分析结果填入状态表中，重复这一过程，一直分析到恢复初始状态为止。

（4）根据状态表判断电路的逻辑功能，画出波形图。

2．异步时序逻辑电路的分析方法
异步时序逻辑电路的分析方法与同步时序逻辑电路不同的是，触发器的状态是否翻转，除了要考虑驱动方程外，还必须考虑时钟脉冲输入端的触发脉冲是否出现。

9.2.3 寄存器
用来存放二进制数据或代码的电路称为寄存器。

寄存器是由具有存储功能的触发器组合起来构成的。

存放n位二进制代码的寄存器，需用n个触发器来构成。

1．数码寄存器
数码寄存器的数据只能并行输入，并行输出。

如图9.1所示是一个4位数码寄存器，4位数码D3～D0在寄存脉冲C的作用下同时存入寄存器中，在取数脉冲的作用下存入的4位数码即可分别从4个与门取出，此后只要不存入新的数码，原来的数码可重复取出，并一直保持不变，寄存器需要清0时，在
R端加一个清0脉冲即可。

D
2．移位寄存器
移位寄存器除了具有存储数据的功能外，还可将所存储的数据向左或向右逐位移动。

如图9.2所示是一个4位右移移位寄存器，4位待存的数码在移位脉冲C的作用下依次从触发器F0的数据输入端D0输入，并逐位右移，4个移位脉冲后全部存入寄存器中，这时可从4个触发器的Q端得到并行的数码输出，如果再经过4个移位脉冲，则所存的4个数码便逐位从Q3端串行输出。

213
214
R
Q Q Q Q 寄存脉冲清零脉冲
图9.1 4位数码寄存器
D
Q Q Q Q
移位脉冲右移输出
右移输入清零脉冲并行输出
图9.2 4位右移移位寄存器
3．集成移位寄存器
集成移位寄存器产品较多。

如图9.3所示是4位双向移位寄存器74LS194的引脚排列图。

74LS194各引脚的功能为：CR 为清0端；M 0、M 1为工作状态控制端；
D S R 和D S L 分别为右移和左移串行数据输入端；D 0～D 3为并行数据输入端；Q 0～Q 3为并行数据输出端；C 为移位时钟脉冲。

74LS194的功能表如表9.2所示。

U Q Q Q Q M M SR 0 1 2 3 SL
图9.3 74LS194的引脚排列图
9.2.4 计数器
能够记忆输入脉冲个数的电路称为计数器。

计数器按计数过程中各个触发器状态
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的更新是否同步，可分为同步计数器和异步计数器；按计数过程中数值的进位方式，可分为二进制计数器、十进制计数器和N 进制计数器；按计数过程中数值的增减情况，可分为加法计数器、减法计数器和可逆计数器。

1．二进制计数器
二进制计数器按照二进制数规律计数，如果用n 表示二进制代码的位数，用N 表示有效状态数，则在二进制计数器中n 2=N 。

因为一个触发器只能表示一位二进制数，所以n 位二进制数计数器需要使用n 个触发器，能记的最大十进制数为12n -，经过n 个脉冲循环一次。

3位二进制加法计数器的状态表如表9.3所示。

表9.3 3位二进制加法计数器的状态表
（1）异步二进制计数器。

接线规律：将JK 触发器或D 触发器接成T ＇触发器，计数脉冲C 加至最低位触发器的时钟脉冲输入端，其余各触发器的连接规律如表9.4所示。

3位异步二进制加法计数器的接线图如图9.4所示，其波形图如图9.5所示。

9.4 二进制异步计数器级间连接规律
Q
Q Q 清零脉冲
图9.4 3位异步二进制加法计数器
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C Q 0Q 1Q
2
1 2 3 4 5 6 7 8
图9.5 3位二进制加法计数器的波形图
由图9.5可知，Q 0、Q 1和Q 2的频率分别为C 的1/2、1/4和1/8，即分别对计数脉冲C 二分频、四分频和八分频，因此，计数器也可作为分频器使用。

（2）同步二进制计数器。

接线规律：将JK 触发器或D 触发器接成T 触发器，计数脉冲C 同时加至所有触发器的时钟脉冲输入端，对于同步二进制加法计数器，各触发器的驱动方程为013n 2n 1n Q Q Q Q T ---=。

3位同步二进制加法计数器中各触发器的驱动方程分别为：10=T ，01Q T =，012Q Q T =，接线图如图9.6所示。

清零脉冲
图9.6 3位同步二进制加法计数器
2．十进制计数器
十进制计数器按照十进制数规律计数，状态数10=N ，需要使用4个触发器。

使
用最多的十进制计数器是按照8421码计数的电路，编码表如表9.5所示。

表9.5 十进制加法计数器编码表
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（1）同步十进制计数器。

接线规律：将计数脉冲C 同时加至所有触发器的时钟脉冲输入端，采用JK 触发器时，各触发器的驱动方程分别为：100==K J ，031Q Q J =、01Q K =，0122Q Q K J ==，0123Q Q Q J =、03Q K =。

接线图如图9.7所
示，波形图如图9.8所示。

计数脉冲清零脉冲
图9.7 同步十进制加法计数器
C Q 0Q 1Q 2Q 3
1 2 3 4
5 6 7 8 9 10
图9.8 十进制加法计数器的波形图
（2）异步十进制计数器。

异步十进制加法计数器的接线图如图9.9所示。

Q Q Q Q
图9.9 异步十进制加法计数器
3．N 进制计数器
N 进制计数器是指除二进制计数器和十进制计数器外的其他进制计数器，即每来
N 个计数脉冲，计数器状态重复一次，分析方法与一般时序逻辑电路相同。

利用触发器的直接置0端D R 反馈归0也可以实现N 进制计数器，原理是在二进
制计数器的基础上，用直接置0信号
D
R在某一状态出现时强迫全部触发器置0。

4．集成计数器
集成4位同步二进制计数器74LS161具有，异步清0、同步并行置数、同步二进制加法计数和保持功能，引脚排列图和逻辑功能示意图如图9.10所示，功能表如表9.6所示。

利用74LS161构成N进制计数器，可以将第N个状态反馈到异步清0端CR，迫使计数器清0，第N个状态转瞬即逝，不会计数；也可以将第1
N个状态反馈到同步置数端LD，将计数器的初始状态置为0。

U CO Q Q Q Q CT LD
CR C D0D1 D2 D3 CT P GND
（a）引脚排列图（b）逻辑功能示意图图9.10 集成同步计数器74LS161的引脚排列图和逻辑功能示意图
表9.6 集成同步计数器74LS161的功能表
能，引脚排列图和逻辑功能示意图如图9.11所示，功能如表9.7所示。

C1 R0A R0B NC U CC S9A S9B
C NC Q Q GN
D Q Q
（a）引脚排列图（b）逻辑功能示意图
218
219
图9.11 集成异步计数器74LS290的引脚排列图和逻辑功能示意图
表9.7 集成异步计数器74LS290的功能表
利用74LS290构成N 进制计数器，同样可将第N 个状态反馈到清0端R 0A 和R 0B ，迫使计数器清0，第N 个状态转瞬即逝，不会计数。

9.2.5 脉冲信号的产生与整形
555定时器是一种将模拟功能与逻辑功能巧妙地结合在一起的中规模集成电路，主要用于定时、检测、控制、报警等方面，其内部结构和引脚排列如图9.12所示。

当2端TR 的输入电压低于CC 3
1
U 时，定时器输出1o =u ；当6端TH 的输入电压高于
CC 3
2
U 时，定时器输出0o =u ；当1=Q 时晶体管V 导通，外接电容元件通过V 放电。

GND
TR u o R
CC D TH CO
CO TH
TR
u o
R
（a ）电路结构图 （b ）引脚排列图
图9.12 555定时器结构和引脚排列图
由555定时器可构成单稳态触发器、多谐振荡器和施密特触发器，其电路结构及主要特点如表9.8所示。

表9.8 单稳态触发器、多谐振荡器和施密特触发器的电路结构及主要特点
220。