西工大 数字集成电路实验二、反相器(上)

数字集成电路实验报告
西北工业大学2014年5月7日星期三
实验二、反相器（上）
一、分析电路，解答下面的问题。

1． 这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?
答：该电路是反相器电路，因为当输入为0时，MOS 管截止，vout 连接到高电位Vdd ，
当输入为Vdd 时，输出取决于MOS 管电阻与上面电阻的分压，是一个较低的电位。

该门是一个有比逻辑，因为输出与MOS 管的尺寸有关。

2． 计算出这个电路的VOH VOL 及VIH VIL 。

（计算可先排除速度饱和的可能）
答：V V v V O H in 5.20=⇒=
v V in 5.2=时,无法判断器件工作状态。

假设NMOS 工作在临界饱和区有：
A
I V R I v
V V V A
I V V L W K I D out L D T in out D T in D 61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨
⎧=-=-=⨯=⇒-⨯=这样的话根据
D D I I <1说明器件饱和时，同一通路上下电流大小不一致。

那么Vout 必须相应减
小使同一通路的电流一致，所以器件必定进入线性区。

进一步求
Vol
⎪⎪⎪⎩
⎪
⎪⎪⎨⎧=+=--=v V V R I V V V V L W
K I in OL L D OL OL T in D 5.25.2]2)[(2
` 6`10115-⨯=K 将，
5.0/5.1=L
W
，43.0=T V 代入kohm R L 75=
V
Vol A I 0.04638 10272.35=⨯=-
(注：经过Hspice 仿真结果为0.0356V )
当out in V V =时NMOS 工作在饱和区
⎪⎩⎪⎨⎧+=-⨯=out
L D T in D V R I V V L W K I 5.2)
(2/2
`
可解得反相器阈值电压===out in M V V V 0.7932V
此时 -9.3978V
)43.0(875.25,)43.0(9375.125.22=--==
--=in Vin
Vout
in out V d d g V V ⎪⎪⎩
⎪
⎪⎨
⎧
=--==+=0.6116V ||0.8776V ||g V V V V g V V V M OH M
IL M M IH
分析电路噪声容限。

计算NM H (高电平噪声容限)和NM L (低电平噪声容限), 并使用HSPICE 画出反相器的VTC 曲线。

3． 计算 NMH 和 NML, 并使用 HSPICE 画出反相器的 VTC 曲线。

答：
V
V V NM V V V NM OL IL L IH OH H 5652.0,6224.1≈-=≈-=，噪声容限描述的是本级输出和下级输入之间，电路
能容纳的最大噪声电压。

使用 HSPICE 绘制的反相器的 VTC
4． 使用HSPICE 画出RL=150k ，75K ，35k 三种情况下的VTC 。

35k 、75k 、150k 三种情况下的VTC
5． 分别计算Vin=0，2.5v 时电路消耗的功率。

答：00==P V in 时，当
W I V P I v V D DD D in 5
1018.8,5.2-⨯=⨯===电路工作在线性区，由上面的计算可得：
时当
6． 比较各种RL 情况下的VTC, VOH VOL 及VIH VIL 有怎样的变化。

答：随着电阻增大，OH V 保持不变，OL V 越来越小。

IH V 越来越小，IL V 越来越小
7． 高阻抗负载和低阻抗负载所产生的VTC 曲线，哪个更理想?(从噪声容限的角度考虑)
答：从Hspice 仿真结果知：高阻抗负载更理想.
二、分析下面电路，并解决问题。

1. 计算t PHL ，t PLH 及t P 。

（输入为理想阶跃，考虑速度饱和）
答：5.2=in V V 时，
)2/)((2'
dast dsat Dsat V V Vt Vdd l
w
k I --=
=)2/63.063.0)43.05.2((5
.05.110
11526
-⨯-⨯⨯⨯-
410814.3-⨯= A
Ω⨯=⨯⨯-⨯=-=
-34
1034.4)5.206.09
7
1(10417.15.243)971(43Vdd I Vdd R Dsat eqn λ
8123109.01031034.469.069.0--⨯=⨯⨯⨯⨯==l eqn PH L C R t
s 101.55= 103 10 75 0.6969.0-7-123⨯⨯⨯⨯⨯==l l PLH C R t
s t t t PHL PLH p 88102.8102
98
.8525.152--⨯=⨯+=+=
2. 上升延迟和下降延迟相同吗？解释为什么有这样的结果。

答：上升沿与下降沿不相等。

因为下降沿N 管导通与上升沿导通时的电阻相差比较大。

N 管将输
出下拉的能力明显更强。

3. 计算电路的静态功耗（Vin=0v ，Vin=2.5v ）。

答：当0=in V 时，0=l P
当5.2=in
V V 时，
W I V P D sat dd h 4410535.910814.3 5.2--⨯=⨯⨯==
4. 计算电路动态功耗，假定门电路的输入信号为合理的最高频率。

12.2M ，0.225mW
答：==
p t f
21max
Hz 101.610
8.2*216
-8⨯=⨯
W 1014.1101.65.2103-46212max 2
⨯=⨯⨯⨯⨯==-f V c P dd L d
5. 对2的结果进行仿真验证。

(tran 仿真；输入加脉冲，上升和下降时间都为5ns)
答： tphl= 1.2399E-08 targ= 1.0114E-05 trig= 1.0102E-05
tplh= 4.9131E-07 targ= 1.5614E-05 trig= 1.5122E-05
附：进行手工计算时可能用到的数据。