电工电子综合实验Ⅱ-电子计时器电路设计实验报告-优秀
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2.分电路原理及设计过程………………………………………10
（1）脉冲发生电路………………………………………10 （2）计时电路……………………………………………11 （3）译码显示电路………………………………………12 （4）校分电路……………………………………………13 （5）清零电路……………………………………………15 （6）整点报时电路………………………………………16 七、 实验总逻辑电路图………………………………………17 八、 电子计时器引脚接线图…………………………………18 九、 创新设计及实验总结……………………………………19
1Cr
U3 CD4518
BCD 码加法计数 保持 BCD 码加法计数 保持
6. CD4511(译码器)
f1
g1
a1
b1
c1
d1
Vdd
e1 Vss
~LI
~BI
U4 CD4511
LE
B
C
D
图 6.
CD4511 引脚布局图
表 6. 逻辑功能表 输入 功能 试灯 消隐 锁存 译码 错码
LT
A
输出 B A X 0 X a b c d e f g 1 1 1 1 1 1 1 0 0 0 0 0 0 0 原态不变 正确译码 错误或消隐
6
5. CD4518（BCD 码十进制计数器）
Vdd 2Cr 2Qd 2Qc 2Qb 2Qa 2EN 2CP Vss
1CP
1EN
1Qa
1Qb
1Qc
1Qd
图 5. 表 5. 功能 CR 清零 计数 保持 计数 保持 1 0 0 0 0 输入 CP × ↑ ↑ 0 1
CD4518 引脚布局图 CD4518 逻辑功能表 输出 EN × 1 0 ↓ ↓ QD 0 QC 0 QB 0 QA 0
BI
LE X X 1 0 0
7
D X 0 X
C
0 1 1 1 1
X 0 1 1 1
X X 0 0 X X BCD 码 ＞1001
7. CD4040(分频器)
图 7.
CD4040 引脚布局图
CD4040 逻辑功能说明： CD4040 是一种常用的 12 分频集成电路。当在输入端 CP 输入某一频率的 方波信号时， 其 12 个输出端(Q1,Q2,…Q12)的输出信号分别为该输入信号频率 的 2-1~2-12，在电路中利用其与 NE555 组合构成脉冲发生电路。(VDD 为电源输入 端，VSS 为接地端，CP 端为输入端,CR 为清零端，Q1~Q12 为输出端，其输出信号 频率分别为输入信号频率的 2-1~2-12。)
图 4. 表 4.
74LS74 引脚布局图 74LS74 逻辑功能表 输入 输出
SD
功能 清零 置“1” 送“0” 送“1” 保持 不允许
CP X X ↑ ↑ O X
RD
D X X 0 1 X X
Q N 1 0 1 O 1 保持 不确定
QN 1
1 0 1 0
0 1 1 1 1 0
1 0 1 1 1 0
输入 A 0 X X X 1 B X 0 X X 1
3. 74LS20 （4 输入与非门）
图 3.
74LS20 引脚布局图
5
表 3.
74S20 逻辑功能表 输出 C X X 0 X 1 D X X X 0 1 Q 1 1 1 1 0
输入 A 0 X X X 1 B X 0 X X 1
4. 74LS74（D 触发器）
10
图 11.脉冲发生电路逻辑图
（2）计时电路 计时电路中的计数器，可以采用两片集成的BCD码十进制计数器 （CD4518）及少量与非门（74LS00）实现（由于multisim12仿真软件 的器件库中只有 BD4518 芯片，所以以下电路图中 CD4518 均用 BD4518 代替）。计时电路是本实验中非常关键的一部分，由分十位计数器、 分个位计数器、秒十位计数器、秒个位计数器构成,分别对应下图中 的U4A、 U3A、 U2A、 U1A。 把U1的EN1端与由CD4040所输出的频率为f1=1Hz 的方波信号相连，每当时钟信号出现下降沿则计数器加1，作为秒个 位的计数时钟。 在此使用EN端为时钟信号控制端而不用CP端是因为在 集成电路内部，CP端比EN端多通过一个非门，因此若通过CP端接入时 钟信号则会因为此非门的存在而增加延时，从而出现误差。接通时钟 信号后，输出端引脚 1QD1QC1QB1QA 开始计数,当输出为1001时对秒十位 进位，此时需要给控制秒十位计数的集成电路的2EN端一个下降沿。 考虑到当且仅当输出由1001变为0000时，1 QD 端出现下降沿，于是直
2
一、实验目的 1.掌握电子计时器电路的工作原理和设计方法 2.学会把整体电路模块单元化， 掌握单元电路间的模块组合设计 3.在实验室对设计的电路进行检验， 并提高相应的动手实践能力 二、实验要求 本实验要求设计一个多功能电子数字计时器，可以完成 00 分 00 秒至 59 分 59 秒的计时功能，并同时具有具有清零、快速校分、整点 报时等功能。本实验设计采用中小集成电路实现，通过芯片各种不同 数字逻辑功能的组合完成上述多功能电子数字计时器的设计。 实验要 求设计正确、布局合理、排线整齐、功能齐全。 三、实验内容 1. 应用 CD4511BCD 码译码器﹑LED 双字共阴显示器﹑300Ω 限流 电阻设计﹑安装调试四位 BCD 译码显示电路实现译码显示功能。 2. 应用 NE555 时基电路、 3KΩ、 1KΩ 电阻、 0.047uF 电容和 CD4040 计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频 率 f1=1HZ f2=2HZ f3≈500Hz f4≈1000Hz） 。
9. LED 双字共阴显示器
图 9.
LED 双字共阴显示器引脚布局图
LED 双字共阴显示器逻辑功能说明： 当 a b c d e f 引脚中某些引脚有高电平输入时了，显示器中与其字母 相对应的显像管便会发亮。
六.实验原理 1. 总电路工作原理简介 电子计时器是由六十分钟计数电路，译码显示电路，脉冲发生电 路，快速校分电路，任意清零电路，整点报时电路等部分组成，具体 的原理总框图如下图所示：
12
器上串接300Ω的电阻目的是为了防止电流过大使数码管显示器烧毁。 秒位的译码显示电路逻辑图如下图所示： （其中分位的译码显示电路 与其相同）
图 13.译码显示电路逻辑图
（4）校分电路 当开关在两种状态之间转换时，由于机械振动，在很短的时间中 （常为几毫秒） 会在高低电平之间来回波动， 相应的产生几个上升沿。 如果直接将开关的输出端直接连接至分个位的时钟的话， 这些上升沿 将导致它瞬间跳变几个数值，因此设计电路时必须注意要防抖动。对 于改进前后的逻辑电路图如图 14 所示。在加上 D 触发器之后，由于 在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖 频率是很小的，开关颤抖过程中触发器的输出是不变的，从而避免了 分计数器数值的跳变。
五、元器件引脚图及功能表 1. 74LS00 （2 输入与非门）
图 1. 74LS00 引脚布局图
4
表 1. 74LS00 逻辑功能表 输入 A 0 0 1 1 B 0 1 0 1 输出 Q 1 1 1 0
2. 74LS21 （4 输入与门）
图 2. 74LS21 引脚布局图 表 2. 74S21 逻辑功能表 输出 C X X 0 X 1 D X X X 0 1 Q 0 0 0 0 1
图 10.电子计时器电路框图
9
电路中由多谐振荡器产生稳定的高频脉冲信号， 再经分频器分别 输出f1=1HZ,f2=2HZ，f3≈500HZ,f4≈1000HZ的标准秒脉冲，分别作 为数字钟各模块功能的时间基准。在六十分钟计数器模块部分，秒计 数器（f1=1HZ）记满60后向分计数器进位，计数器的输出经译码器送 至显示器。当计时器出现误差时，可以用校分电路进行快速校分 （f2=2HZ）。当需要计时器重新开始计数时，可以启用任意时刻清零 电路， 计时器重新归零。 同时该电路还具有整点报时功能： 分别在59′ 53″，59′55″，59′57″低声报时（频率f3≈500Hz）,59′59″高 声报时（频率f4≈1000Hz） ，符合现实计数时钟的功能要求。 2.分电路原理及设计过程 （1）脉冲发生电路 脉冲发生电路为计时电路提供计数脉冲， 该电路可由 f0＝212Hz 石英晶体振荡器（NE555）和 12 位二进制串行分频器(CD4040)构成实 现。该电路通过选取合适的外设电阻（ R1=1K Ω，R2=3KΩ）与电容 （C=0.047uF）,在 NE555 输出管脚 V0 处便产生频率为 f0= 212 Hz 的方 波（频率 f0=212Hz 的推导过程： TK 0.695(R1 R 2 )
8. NE555(多谐振荡器)
图 8.
CD4040 引脚布局图
表 7. CD4511 逻辑功能表
RD （引脚 4）
0 1 1 1
Vi1(引脚 6) X ＞2/3VCC ＜2/3VCC ＜2/3VCC
8
Vi2(引脚 6) X ＞1/3VCC ＜1/3VCC ＞1/3VCC
VO(引脚 3) 0 0 1 不变
11
接将1 QD 端作为秒十位计数器的输入时钟信号。考虑到CD4518的清零 是异步清零，在接收到第6个下降沿信号后，秒十位输出端将由0101 变为0110。此时，需要对其进行清零。同时考虑电路清零模块，使用 两个与非门（图中空置的输入端为清零输入端） 。当 2QC 2QB 端同时输 出1或者清零端输入0时秒十位被清零。 同时考虑当且仅当秒十位输出 由0101经过短暂的0110变为0000时 2Qc 端输出一个下降沿，于是直接 将 2Qc 端作为分个位计数器的3EN 端的输入时钟信号， 向分十位进位。 分位其余部分的电路逻辑设计原理均与秒位相同。 其电路逻辑图如下 所示：
3
≈1000Hz） 。整点报时电路。 6.联接试验内容 1.—5.各项功能电路，实现电子计时器整点计 时﹑报时、校分、清零电路功能。 四、实验器件
名称 2 输入与非门 4 输入与门 4 输入与非门 D 触发器 BCD 码十进制计数器 译码器 分频器 多谐振荡器 电容 电阻 LED 双字共阴显示器 剥线钳 万用表 面包板 导线 型号 74LS00 74LS21 74LS20 74LS74 CD4518 CD4511 CD4040 NE555 0.047uF 1KΩ 3KΩ 300Ω 共阴极（5V） 数量 3片 2片 1片 1片 2片 4片 1片 1片 1个 1个 1个 28 个 2个 1个 1个 1个 若干
TK 0.695 R2C
T TK TK
f0
1 。 由于 CD4040 的最大分频 1.443 / (R1 2 R 2 ) C ≈1Hz） T
系数是 212,则 Q11＝1Hz，即可以从 Q10 管脚输出 f1=1Hz 的脉冲信号,作 为计时器的计时信号；从 Q10 管脚输出 f2=2Hz 的脉冲信号，作为校分 电路的校分信号；分别从 Q2 、 Q1 管脚输出 f3=500Hz,f4=1000Hz 的脉 冲信号，作为报时电路的报时信号。其电路的逻辑图如下所示：
3. 应用 CD4518BCD 码计数器、门电路，设计、安装、实现 00′ 00″---59′59″时钟加法计数器电路。 4. 应用门电路，触发器电路设计，安装，调试校分电路且实现 校分时停秒功能（校分时 f2=2Hz） 。设计安装任意时刻清零电路。 5. 应用门电路设计、 安装、 调试报时电路 59′53″， 59′55″， 59′57″低声报时（频率 f3≈500Hz）,59′59″高声报时（频率 f4
电工电子综合实验（ II ） 实验报告
电子计时器电路设计
班级： 学号： 姓名： 指导老师：
1
目录
一、 实验目的……………………………………………………3 二、 实验要求……………………………………………………3 三、 实验内容……………………………………………………3 四、 实验器件……………………………………………………4 五、 元器件引脚图及功能表……………………………………4 六、 实验原理……………………………………………………9 1. 总电路工作原理简介………………………………………9
图 12.计时电路逻辑图
（3）译码显示电路 译码器选用4片CD4511，显示器选用LED双字共阴显示器。将译码 器CD4511的7个输出端ABCDEF分别与显示器上的对应ABCDEF端相连， 译码器的3，4，5脚分别接逻辑电平1，1，0，输入端分别对应接计数 器CD4518的输出端，便可实现数字显示的功能。其中在译码器与显示
（1）脉冲发生电路………………………………………10 （2）计时电路……………………………………………11 （3）译码显示电路………………………………………12 （4）校分电路……………………………………………13 （5）清零电路……………………………………………15 （6）整点报时电路………………………………………16 七、 实验总逻辑电路图………………………………………17 八、 电子计时器引脚接线图…………………………………18 九、 创新设计及实验总结……………………………………19
1Cr
U3 CD4518
BCD 码加法计数 保持 BCD 码加法计数 保持
6. CD4511(译码器)
f1
g1
a1
b1
c1
d1
Vdd
e1 Vss
~LI
~BI
U4 CD4511
LE
B
C
D
图 6.
CD4511 引脚布局图
表 6. 逻辑功能表 输入 功能 试灯 消隐 锁存 译码 错码
LT
A
输出 B A X 0 X a b c d e f g 1 1 1 1 1 1 1 0 0 0 0 0 0 0 原态不变 正确译码 错误或消隐
6
5. CD4518（BCD 码十进制计数器）
Vdd 2Cr 2Qd 2Qc 2Qb 2Qa 2EN 2CP Vss
1CP
1EN
1Qa
1Qb
1Qc
1Qd
图 5. 表 5. 功能 CR 清零 计数 保持 计数 保持 1 0 0 0 0 输入 CP × ↑ ↑ 0 1
CD4518 引脚布局图 CD4518 逻辑功能表 输出 EN × 1 0 ↓ ↓ QD 0 QC 0 QB 0 QA 0
BI
LE X X 1 0 0
7
D X 0 X
C
0 1 1 1 1
X 0 1 1 1
X X 0 0 X X BCD 码 ＞1001
7. CD4040(分频器)
图 7.
CD4040 引脚布局图
CD4040 逻辑功能说明： CD4040 是一种常用的 12 分频集成电路。当在输入端 CP 输入某一频率的 方波信号时， 其 12 个输出端(Q1,Q2,…Q12)的输出信号分别为该输入信号频率 的 2-1~2-12，在电路中利用其与 NE555 组合构成脉冲发生电路。(VDD 为电源输入 端，VSS 为接地端，CP 端为输入端,CR 为清零端，Q1~Q12 为输出端，其输出信号 频率分别为输入信号频率的 2-1~2-12。)
图 4. 表 4.
74LS74 引脚布局图 74LS74 逻辑功能表 输入 输出
SD
功能 清零 置“1” 送“0” 送“1” 保持 不允许
CP X X ↑ ↑ O X
RD
D X X 0 1 X X
Q N 1 0 1 O 1 保持 不确定
QN 1
1 0 1 0
0 1 1 1 1 0
1 0 1 1 1 0
输入 A 0 X X X 1 B X 0 X X 1
3. 74LS20 （4 输入与非门）
图 3.
74LS20 引脚布局图
5
表 3.
74S20 逻辑功能表 输出 C X X 0 X 1 D X X X 0 1 Q 1 1 1 1 0
输入 A 0 X X X 1 B X 0 X X 1
4. 74LS74（D 触发器）
10
图 11.脉冲发生电路逻辑图
（2）计时电路 计时电路中的计数器，可以采用两片集成的BCD码十进制计数器 （CD4518）及少量与非门（74LS00）实现（由于multisim12仿真软件 的器件库中只有 BD4518 芯片，所以以下电路图中 CD4518 均用 BD4518 代替）。计时电路是本实验中非常关键的一部分，由分十位计数器、 分个位计数器、秒十位计数器、秒个位计数器构成,分别对应下图中 的U4A、 U3A、 U2A、 U1A。 把U1的EN1端与由CD4040所输出的频率为f1=1Hz 的方波信号相连，每当时钟信号出现下降沿则计数器加1，作为秒个 位的计数时钟。 在此使用EN端为时钟信号控制端而不用CP端是因为在 集成电路内部，CP端比EN端多通过一个非门，因此若通过CP端接入时 钟信号则会因为此非门的存在而增加延时，从而出现误差。接通时钟 信号后，输出端引脚 1QD1QC1QB1QA 开始计数,当输出为1001时对秒十位 进位，此时需要给控制秒十位计数的集成电路的2EN端一个下降沿。 考虑到当且仅当输出由1001变为0000时，1 QD 端出现下降沿，于是直
2
一、实验目的 1.掌握电子计时器电路的工作原理和设计方法 2.学会把整体电路模块单元化， 掌握单元电路间的模块组合设计 3.在实验室对设计的电路进行检验， 并提高相应的动手实践能力 二、实验要求 本实验要求设计一个多功能电子数字计时器，可以完成 00 分 00 秒至 59 分 59 秒的计时功能，并同时具有具有清零、快速校分、整点 报时等功能。本实验设计采用中小集成电路实现，通过芯片各种不同 数字逻辑功能的组合完成上述多功能电子数字计时器的设计。 实验要 求设计正确、布局合理、排线整齐、功能齐全。 三、实验内容 1. 应用 CD4511BCD 码译码器﹑LED 双字共阴显示器﹑300Ω 限流 电阻设计﹑安装调试四位 BCD 译码显示电路实现译码显示功能。 2. 应用 NE555 时基电路、 3KΩ、 1KΩ 电阻、 0.047uF 电容和 CD4040 计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频 率 f1=1HZ f2=2HZ f3≈500Hz f4≈1000Hz） 。
9. LED 双字共阴显示器
图 9.
LED 双字共阴显示器引脚布局图
LED 双字共阴显示器逻辑功能说明： 当 a b c d e f 引脚中某些引脚有高电平输入时了，显示器中与其字母 相对应的显像管便会发亮。
六.实验原理 1. 总电路工作原理简介 电子计时器是由六十分钟计数电路，译码显示电路，脉冲发生电 路，快速校分电路，任意清零电路，整点报时电路等部分组成，具体 的原理总框图如下图所示：
12
器上串接300Ω的电阻目的是为了防止电流过大使数码管显示器烧毁。 秒位的译码显示电路逻辑图如下图所示： （其中分位的译码显示电路 与其相同）
图 13.译码显示电路逻辑图
（4）校分电路 当开关在两种状态之间转换时，由于机械振动，在很短的时间中 （常为几毫秒） 会在高低电平之间来回波动， 相应的产生几个上升沿。 如果直接将开关的输出端直接连接至分个位的时钟的话， 这些上升沿 将导致它瞬间跳变几个数值，因此设计电路时必须注意要防抖动。对 于改进前后的逻辑电路图如图 14 所示。在加上 D 触发器之后，由于 在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖 频率是很小的，开关颤抖过程中触发器的输出是不变的，从而避免了 分计数器数值的跳变。
五、元器件引脚图及功能表 1. 74LS00 （2 输入与非门）
图 1. 74LS00 引脚布局图
4
表 1. 74LS00 逻辑功能表 输入 A 0 0 1 1 B 0 1 0 1 输出 Q 1 1 1 0
2. 74LS21 （4 输入与门）
图 2. 74LS21 引脚布局图 表 2. 74S21 逻辑功能表 输出 C X X 0 X 1 D X X X 0 1 Q 0 0 0 0 1
图 10.电子计时器电路框图
9
电路中由多谐振荡器产生稳定的高频脉冲信号， 再经分频器分别 输出f1=1HZ,f2=2HZ，f3≈500HZ,f4≈1000HZ的标准秒脉冲，分别作 为数字钟各模块功能的时间基准。在六十分钟计数器模块部分，秒计 数器（f1=1HZ）记满60后向分计数器进位，计数器的输出经译码器送 至显示器。当计时器出现误差时，可以用校分电路进行快速校分 （f2=2HZ）。当需要计时器重新开始计数时，可以启用任意时刻清零 电路， 计时器重新归零。 同时该电路还具有整点报时功能： 分别在59′ 53″，59′55″，59′57″低声报时（频率f3≈500Hz）,59′59″高 声报时（频率f4≈1000Hz） ，符合现实计数时钟的功能要求。 2.分电路原理及设计过程 （1）脉冲发生电路 脉冲发生电路为计时电路提供计数脉冲， 该电路可由 f0＝212Hz 石英晶体振荡器（NE555）和 12 位二进制串行分频器(CD4040)构成实 现。该电路通过选取合适的外设电阻（ R1=1K Ω，R2=3KΩ）与电容 （C=0.047uF）,在 NE555 输出管脚 V0 处便产生频率为 f0= 212 Hz 的方 波（频率 f0=212Hz 的推导过程： TK 0.695(R1 R 2 )
8. NE555(多谐振荡器)
图 8.
CD4040 引脚布局图
表 7. CD4511 逻辑功能表
RD （引脚 4）
0 1 1 1
Vi1(引脚 6) X ＞2/3VCC ＜2/3VCC ＜2/3VCC
8
Vi2(引脚 6) X ＞1/3VCC ＜1/3VCC ＞1/3VCC
VO(引脚 3) 0 0 1 不变
11
接将1 QD 端作为秒十位计数器的输入时钟信号。考虑到CD4518的清零 是异步清零，在接收到第6个下降沿信号后，秒十位输出端将由0101 变为0110。此时，需要对其进行清零。同时考虑电路清零模块，使用 两个与非门（图中空置的输入端为清零输入端） 。当 2QC 2QB 端同时输 出1或者清零端输入0时秒十位被清零。 同时考虑当且仅当秒十位输出 由0101经过短暂的0110变为0000时 2Qc 端输出一个下降沿，于是直接 将 2Qc 端作为分个位计数器的3EN 端的输入时钟信号， 向分十位进位。 分位其余部分的电路逻辑设计原理均与秒位相同。 其电路逻辑图如下 所示：
3
≈1000Hz） 。整点报时电路。 6.联接试验内容 1.—5.各项功能电路，实现电子计时器整点计 时﹑报时、校分、清零电路功能。 四、实验器件
名称 2 输入与非门 4 输入与门 4 输入与非门 D 触发器 BCD 码十进制计数器 译码器 分频器 多谐振荡器 电容 电阻 LED 双字共阴显示器 剥线钳 万用表 面包板 导线 型号 74LS00 74LS21 74LS20 74LS74 CD4518 CD4511 CD4040 NE555 0.047uF 1KΩ 3KΩ 300Ω 共阴极（5V） 数量 3片 2片 1片 1片 2片 4片 1片 1片 1个 1个 1个 28 个 2个 1个 1个 1个 若干
TK 0.695 R2C
T TK TK
f0
1 。 由于 CD4040 的最大分频 1.443 / (R1 2 R 2 ) C ≈1Hz） T
系数是 212,则 Q11＝1Hz，即可以从 Q10 管脚输出 f1=1Hz 的脉冲信号,作 为计时器的计时信号；从 Q10 管脚输出 f2=2Hz 的脉冲信号，作为校分 电路的校分信号；分别从 Q2 、 Q1 管脚输出 f3=500Hz,f4=1000Hz 的脉 冲信号，作为报时电路的报时信号。其电路的逻辑图如下所示：
3. 应用 CD4518BCD 码计数器、门电路，设计、安装、实现 00′ 00″---59′59″时钟加法计数器电路。 4. 应用门电路，触发器电路设计，安装，调试校分电路且实现 校分时停秒功能（校分时 f2=2Hz） 。设计安装任意时刻清零电路。 5. 应用门电路设计、 安装、 调试报时电路 59′53″， 59′55″， 59′57″低声报时（频率 f3≈500Hz）,59′59″高声报时（频率 f4
电工电子综合实验（ II ） 实验报告
电子计时器电路设计
班级： 学号： 姓名： 指导老师：
1
目录
一、 实验目的……………………………………………………3 二、 实验要求……………………………………………………3 三、 实验内容……………………………………………………3 四、 实验器件……………………………………………………4 五、 元器件引脚图及功能表……………………………………4 六、 实验原理……………………………………………………9 1. 总电路工作原理简介………………………………………9
图 12.计时电路逻辑图
（3）译码显示电路 译码器选用4片CD4511，显示器选用LED双字共阴显示器。将译码 器CD4511的7个输出端ABCDEF分别与显示器上的对应ABCDEF端相连， 译码器的3，4，5脚分别接逻辑电平1，1，0，输入端分别对应接计数 器CD4518的输出端，便可实现数字显示的功能。其中在译码器与显示