现代微机原理与接口技术ppt课件
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微机原理与接口技术课件PPT
汇编语言的优点
汇编语言具有高效、可移植性、 可维护性等优点,适用于编写操 作系统、编译器等关键软件。
汇编语言的缺点
汇编语言编写复杂,容易出错, 且可移植性较差,需要针对不同 的计算机体系结构进行修改。
高级语言
01
高级语言的定义
高级语言是一种抽象程度更高的 编程语言,它使用更接近自然语 言的语法和语义。
实验提供参考。
THANKS FOR WATCHING
感谢您的观看
串行接口的数据传输速率比并行 接口慢,但只需要一根数据线, 因此成本较低。
03
串行接口的常见标准包括RS-232 、RS-422和USB。
04
中断控制器
中断控制器是微机中的一 种重要组件,它负责管理 计算机系统中断的处理。
中断控制器可以管理硬件 设备的中断请求,例如键 盘、鼠标和计时器等。
ABCD
并行接口通常用于连接打印机、磁盘驱动器等高速设备, 因为这些设备需要快速传输大量数据。
并行接口的常见标准包括ECP、EPP和USB。
串行接口
01
串行接口是一种数据传输方式, 它通过单个数据线逐位传输数据 。
02
串行接口通常用于连接鼠标、调 制解调器等低速设备,因为这些 设备不需要快速传输大量数据。
语音识别和图像处理
利用微机原理与接口技术,可以实现语音识 别和图像处理等功能,提高办公自动化水平 。
在家用电器中的应用
1 2 3
智能家居控制
微机原理与接口技术可以用于智能家居控制,实 现家用电器的远程控制和自动化控制。
电视和音响设备控制
通过微机原理与接口技术,可以实现电视和音响 设备的智能控制,提供更加便捷和智能的娱乐体 验。
微机原理与接口技术精品PPT课件
存储器芯片容量=单元数×存储器接收到从CPU给出的有效地址到完成一次读出和写 入数据所需要的时间。
3.功耗
MOS型存储器的功耗小于相同容量的双极性存储器, CMOS器件功耗低,速度慢;HMOS的存储器件在速度、 功耗、容量方面进行了折衷。
11:42
12
4.可靠性
11:42
8
二、存储器组织
16位微机系统配置两个存储体,分别连接数据总线 D7~D0和D15~D8,一次数据总线传送16位数据;
32位微机系统配置4个存储体,分别连接数据总线 D7~D0,D15~D8, D23~D16及D31~D24,一次数 据总线传送32位数据;
Pentium以上微机系统配置8个存储体,分别连接64 位数据总线。
容量大小:受到地址总线位数的限制。8086系统,20条地址 总线,可以寻址内存空间为1M字节;80386系统,32条地址总 线,可以寻址4G字节。
存放内容:系统软件(系统引导程序、监控程序或者操作系
统中的ROM BIOS等)以及当前要运行的应用软件。
11:42
2
(1)RAM随机存取存储器(Random Access Memory)
指存储器对电磁场和温度变化等的抗干扰能力,以及高速使 用时的正确存取能力。
5.寿命
Flash Memory寿命大于EEPROM,EEPROM寿命大于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高, 但速度快;DRAM相对廉价,但是速度较慢。
11:42
13
§5-2 随机存取存储器RAM
DRAM运行速度较慢,SRAM比DRAM要快2~5倍,一般, PC机的标准存储器都采用DRAM组成。
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3.功耗
MOS型存储器的功耗小于相同容量的双极性存储器, CMOS器件功耗低,速度慢;HMOS的存储器件在速度、 功耗、容量方面进行了折衷。
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4.可靠性
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8
二、存储器组织
16位微机系统配置两个存储体,分别连接数据总线 D7~D0和D15~D8,一次数据总线传送16位数据;
32位微机系统配置4个存储体,分别连接数据总线 D7~D0,D15~D8, D23~D16及D31~D24,一次数 据总线传送32位数据;
Pentium以上微机系统配置8个存储体,分别连接64 位数据总线。
容量大小:受到地址总线位数的限制。8086系统,20条地址 总线,可以寻址内存空间为1M字节;80386系统,32条地址总 线,可以寻址4G字节。
存放内容:系统软件(系统引导程序、监控程序或者操作系
统中的ROM BIOS等)以及当前要运行的应用软件。
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2
(1)RAM随机存取存储器(Random Access Memory)
指存储器对电磁场和温度变化等的抗干扰能力,以及高速使 用时的正确存取能力。
5.寿命
Flash Memory寿命大于EEPROM,EEPROM寿命大于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高, 但速度快;DRAM相对廉价,但是速度较慢。
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§5-2 随机存取存储器RAM
DRAM运行速度较慢,SRAM比DRAM要快2~5倍,一般, PC机的标准存储器都采用DRAM组成。
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微机原理与接口技术PPT课件(共16章)10可编程接口芯片及其应用
返回本章目录
10.1 可编程并行接口芯片8255A
10.1.1 8255A的结构及引脚功能
8255A内部结构如图10.1所示,其中包括三个8位并行 数据I/O端口,两个工作方式控制电路,一个读/写控制逻辑电 路和一个8位数据总线缓冲器。各部分功能介绍如下:
1.三个8位并行I/O端口PA、PB、PC。 PA口:具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存
计数器 0号
计数器 1号
控制 寄存器
计数器 2号
图10.19 8253的内部结构
CLK0 GATE0 OUT0
2、PC口的置位/复位控制字:可以对PC口各位进行按位操作,以实现某些 控制功能。对控制寄存器写入一个置位/复位控制字,即可把PC口的某一位 置“1”或清“0”,而不影响其他位的状态。该控制字的格式和定义如图 10.15(b)所示。其中D7是标识位,D7=0表示本字是置位/复位控制字;D6-D4 未用,一般置成000;D3~D1用来确定对PC口的哪一位进行置位/复位操作; D0用于对由D3-D1确定的位进行置“1”或清“0”。
开始
开始
PC口位操作,置 STB,启动外围设备
外围设备不空,等待
PC口采样外围设备状态
N RDY=1 Y
从8255A输入数据
C口采样外围设备状态 外围设备不空,等待
N RDY=1 Y
数据写入8255A,并锁存
PC口位操作,产生STB脉冲
(a)读操作流程图
(b) 写操作流程图
返回本章目录
10.1.3.1 8255A工作方式1
器。可编程为8位输入或8位输出或8位双向输入且输出。 PB口:具有一个8位数据输入/输出、锁存/缓冲器和一个8位数据
10.1 可编程并行接口芯片8255A
10.1.1 8255A的结构及引脚功能
8255A内部结构如图10.1所示,其中包括三个8位并行 数据I/O端口,两个工作方式控制电路,一个读/写控制逻辑电 路和一个8位数据总线缓冲器。各部分功能介绍如下:
1.三个8位并行I/O端口PA、PB、PC。 PA口:具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存
计数器 0号
计数器 1号
控制 寄存器
计数器 2号
图10.19 8253的内部结构
CLK0 GATE0 OUT0
2、PC口的置位/复位控制字:可以对PC口各位进行按位操作,以实现某些 控制功能。对控制寄存器写入一个置位/复位控制字,即可把PC口的某一位 置“1”或清“0”,而不影响其他位的状态。该控制字的格式和定义如图 10.15(b)所示。其中D7是标识位,D7=0表示本字是置位/复位控制字;D6-D4 未用,一般置成000;D3~D1用来确定对PC口的哪一位进行置位/复位操作; D0用于对由D3-D1确定的位进行置“1”或清“0”。
开始
开始
PC口位操作,置 STB,启动外围设备
外围设备不空,等待
PC口采样外围设备状态
N RDY=1 Y
从8255A输入数据
C口采样外围设备状态 外围设备不空,等待
N RDY=1 Y
数据写入8255A,并锁存
PC口位操作,产生STB脉冲
(a)读操作流程图
(b) 写操作流程图
返回本章目录
10.1.3.1 8255A工作方式1
器。可编程为8位输入或8位输出或8位双向输入且输出。 PB口:具有一个8位数据输入/输出、锁存/缓冲器和一个8位数据
微机原理与接口技术PPT课件
(2)如果要对其他段寄存器所指出的存储区 进行直接寻址,则本条指令前必须用前缀指出 段寄存器名。
21018H 21019H
AA 数 BB 据
段
8
三、直接寻址
• 操作数的存储区是在DS段以外的段中,则应 在指令中指定段跨越前缀:
• MOV BX, ES:[2000H] 设ES=3000H,则指令执行后是将32000H
• 操作数的寻址方式有以下几种:
•
立即数寻址
寄存器寻址
直接寻址
寄存器间接寻址
寄存器相对寻址
基址加变址寻址
相对的基址加变址寻址
• 例:指令形式:
MOV AX, 0000H; AX← 0000H
助记符 目的操作数 源操作数
4
一、立即数寻址
• 操作数紧跟在操作码的后面,与操作码一起放在码段
区域,立即数可以为8位,也可以为16位。
设SS=3000H,BP=2000H, COUNT=1050H
有效地址为: EA=2000H+1050H=3050H
物理地址: 堆栈段=30000H+3050H=33050H
存储器
M
10000H 8B 代
10001H 86 码
10002H
段
AH AL BB AA
33050H 33051H
AA 堆 BB 栈
代码:8B 07
设 DS=2000H,BX=5000H CS=1000H,IP=0000H
物理地址: 代码段:CS000H 8B 代
10001H 07 码
10002H
段
数据段:DS ×16+BX=25000H
AH AL
BB AA
25000H 25001H
微机原理及接口技术参考PPT
IN AL,DX
;读数据
MOV [SI],AL
MOV DX,8002H
MOV AL,00H
OUT DX,AL
INC SI ;存放数据的内存地址加1
INC BL ;通道地址加1
MOV AL,BL OUT DX,AL ;送通道地址 MOV DX,8002H
DEC BH JNZ GOON POP AX
MOV AL,01H
•14
9.3 A/D转换器ADC0809及应用
➢ 采样:对连续变化的模拟量要按一定的规律和周期取出其 中的某一瞬时值。
➢ 采样频率:一般要高于或至少等于输入信号最高频率的2 倍,实际应用中采样频率一般是信号频率的4~8倍。
➢ 采样周期:相邻两次采样的间隔时间。一次A/D转换所需 要的时间必须小于采样周期。
•10
➢ 应用举例:利用D/A 转换器来构造波形发生器,如图所 示。假设地址译码输出端口为360H。
图9.8 采用DAC0832 构造的波形发生器
•11
(1) 矩形波。给DAC0832 持续256 次送数据0,然后256 次送 数据FFH,依次重复处理。输出矩形波的程序段如下:
MOV DX,360H ;设定地址译码输出端口 DD0: MOV CX,0FFH
2
多2
N位
路
电
二进制数
… …
模
阻
拟
网
开
络
N
关N
运算 放大器
图9.2 D/A转换器框图
模拟电压输出
•3
1. 加权电阻网络D/A转换器的工作原理
VREF
K1
R1
K2
R2
K3
R3
Kn
Rn
现代微机原理与接口技术 ppt课件
中断请求中断。 电平触发方式:高电平向8259A请求中断,响应
中断后要及时清除高电平。
查询中断方式:外设向8259A请求中断,但 8259A不向CPU发中断请求信号 INT。而是将请求状态保存等待 CPU来查询。
PC机初始化为边沿触发
16
http:///
现代微机原理与接口技术(第2版)
& & &
断 请 求 寄 存
A0
编
&
器
A1 A2
码 器
&
&
IR7
13
http:///
CPU响应可屏蔽中断条件: 当前指令执行完毕; EFLAGS中IF=1; INTR信号有效。
现代微机原理与接口技术(第2版)
中断响应过程:8259向CPU送中断类型号。
第一个INTA#,CPU封锁总线(LOCK#有效),8259A 最高优先级请求对应ISR位置位,对应IRR复位。
82801HB
82G965
PIRQx
INTR
Pentium 4/Conroe
EFLAGS寄存器的IF位影响CPU对中断请求的响应。 处理器在当前指令执行结束的时候启动中断识别INTA 总线周期。
6
http:///
2.不可屏蔽中断(NMI)
现代微机原理与接口技术(第2版)
属性:硬件、不可屏蔽、向量。
中断处理
中断处理的隐操作:程序状态及程序断点地址 的进栈及出栈。
2
http:///
精品资料
现代微机原理与接口技术(第2版)
• 你怎么称呼老师? • 如果老师最后没有总结一节课的重点的难点,你
是否会认为老师的教学方法需要改进? • 你所经历的课堂,是讲座式还是讨论式? • 教师的教鞭 • “不怕太阳晒,也不怕那风雨狂,只怕先生骂我
微机原理与接口技术ppt课件
NMI——不可屏蔽中断情求〔输入〕,上升沿有效。有效时 表示外部有不可屏蔽中断恳求。
RESET——复位〔输入〕,高电平有效。有效时将终止 80486正在进展的一切的操作,并设置80486为初始形状。在 RESET之后,80486将从FFFFFFF0H单元开场执行指令。
4.3.3 时钟信号
CLK——时钟信号〔输入〕。CLK为80486提供根本的定时 和内部任务频率。一切外部定时与计数操作都是相对于CLK 的上升沿而制定的。
HLDA——总线坚持呼应〔输出〕,高电平有效。有效时表 示微处置器已将总线控制权交给提出总线坚持恳求的总线设 备。
BOFF——总线释放〔输入〕,低电平有效。有效时将强迫 微处置器在下一个时钟周期释放对总线的控制。
11. 总线宽度控制信号 BS8、BS16——总线宽度控制〔输入〕,低电平有效。BS8 和BS16均由外部硬件提供,用来控制数据总线传送的速度, 以满足8位和16位设备数据传送的需求。当BS8有效时,传送 8位数据;BS16有效时,传送16位数据; BS8和BS16同时有效 时,传送8位数据;BS8和BS16均无效时,传送32位数据。 12. 中断/复位信号 INTR——可屏蔽中断恳求〔输入〕,高电平有效。有效时 表示外部有可屏蔽中断恳求。
9. 第20位地址A20屏蔽信号 A20M——地址位A20屏蔽〔输入〕,低电平有效。有效时 微处置器在查找内部Cache或访问某个存储单元之前,将屏 蔽第20位地址线〔A20〕使微处置器只访问1MB以内的低序 地址。
10. 总线仲裁信号 BREQ——总线恳求〔输出〕,高电平有效。有效时表示 80486内部已提出一个总线恳求。 HOLD——总线坚持恳求〔输入〕,高电平有效。其它总线 设备要求运用系统总线时,经过HOLD向80486提出总线坚 持恳求。
RESET——复位〔输入〕,高电平有效。有效时将终止 80486正在进展的一切的操作,并设置80486为初始形状。在 RESET之后,80486将从FFFFFFF0H单元开场执行指令。
4.3.3 时钟信号
CLK——时钟信号〔输入〕。CLK为80486提供根本的定时 和内部任务频率。一切外部定时与计数操作都是相对于CLK 的上升沿而制定的。
HLDA——总线坚持呼应〔输出〕,高电平有效。有效时表 示微处置器已将总线控制权交给提出总线坚持恳求的总线设 备。
BOFF——总线释放〔输入〕,低电平有效。有效时将强迫 微处置器在下一个时钟周期释放对总线的控制。
11. 总线宽度控制信号 BS8、BS16——总线宽度控制〔输入〕,低电平有效。BS8 和BS16均由外部硬件提供,用来控制数据总线传送的速度, 以满足8位和16位设备数据传送的需求。当BS8有效时,传送 8位数据;BS16有效时,传送16位数据; BS8和BS16同时有效 时,传送8位数据;BS8和BS16均无效时,传送32位数据。 12. 中断/复位信号 INTR——可屏蔽中断恳求〔输入〕,高电平有效。有效时 表示外部有可屏蔽中断恳求。
9. 第20位地址A20屏蔽信号 A20M——地址位A20屏蔽〔输入〕,低电平有效。有效时 微处置器在查找内部Cache或访问某个存储单元之前,将屏 蔽第20位地址线〔A20〕使微处置器只访问1MB以内的低序 地址。
10. 总线仲裁信号 BREQ——总线恳求〔输出〕,高电平有效。有效时表示 80486内部已提出一个总线恳求。 HOLD——总线坚持恳求〔输入〕,高电平有效。其它总线 设备要求运用系统总线时,经过HOLD向80486提出总线坚 持恳求。
微机原理与接口技术优秀课件
存器以及存储单元都集成在一个芯片中,体积特别小 功耗低,一般为几十毫瓦(mW)
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
地
AB 地
址
址 译 码
锁
和
存
驱
动
存储体
读写控制 CB
I/O
控 DB
制
电
路
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
只读 可编程只读存储器PROM
存
存储器 可擦除可编程只读存储器EPROM ROM 电可擦可编程只读存储器EEPROM
储
快闪存储器Flash Memory
器
磁表面 存储器
磁盘存储器 磁带存储器
硬盘 软盘
光介质存储器
第5章 微机的存储系统
5.1 存储器概述
5.1.1 存储器的分类——按信息的可保存性分类
➢ 价格/位——常用每字节或每MB成本表示,即C=价格/容量
➢ 可靠性——通常用平均无故障工作时间(Mean Time Between Failures,简称MTBF)即两次故障之间的平均时间来衡量。
第5章 微机的存储系统
5.1 存储器概述
5.1.3 存储系统的概念
存储系统由存放程序和数据的各类存储设备及相关软件构成。
➢ 辅助存储器——又称外部存储器,主要用来存放当前暂时不 参加运算的程序和数据,通常CPU不直接访问辅存。
➢ 高速缓冲存储器(Cache)——用于弥补计算机内部各器件之间 的速度差异。主要采用双极型(TTL)半导体存储器件。
第5章 微机的存储系统
5.1 存储器概述
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
地
AB 地
址
址 译 码
锁
和
存
驱
动
存储体
读写控制 CB
I/O
控 DB
制
电
路
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
只读 可编程只读存储器PROM
存
存储器 可擦除可编程只读存储器EPROM ROM 电可擦可编程只读存储器EEPROM
储
快闪存储器Flash Memory
器
磁表面 存储器
磁盘存储器 磁带存储器
硬盘 软盘
光介质存储器
第5章 微机的存储系统
5.1 存储器概述
5.1.1 存储器的分类——按信息的可保存性分类
➢ 价格/位——常用每字节或每MB成本表示,即C=价格/容量
➢ 可靠性——通常用平均无故障工作时间(Mean Time Between Failures,简称MTBF)即两次故障之间的平均时间来衡量。
第5章 微机的存储系统
5.1 存储器概述
5.1.3 存储系统的概念
存储系统由存放程序和数据的各类存储设备及相关软件构成。
➢ 辅助存储器——又称外部存储器,主要用来存放当前暂时不 参加运算的程序和数据,通常CPU不直接访问辅存。
➢ 高速缓冲存储器(Cache)——用于弥补计算机内部各器件之间 的速度差异。主要采用双极型(TTL)半导体存储器件。
第5章 微机的存储系统
5.1 存储器概述
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4
;.
2.不可屏蔽中断(NMI) 属性:硬件、不可屏蔽、向量。
现代微机原理与接口技术(第2版)
中断请求:中断请求的信号送到CPU的NMI引脚。
中断类型号:固定为2。 CPU不需要进行中断识别,直接处理中断。
NMI由0跳变到1以后要维持至少4个连续的处理器时钟周期的高电平才被识 别。
NMI由1跳变到0以后要维持至少4个连续的处理器时钟周期的低电平,新的 NMI中断才能被识别。
指定轮转:指定的IR的优先级降至最低。
PC机初始化为缺省屏蔽特性,固定优先权
16
;.
嵌套方式:
现代微机原理与接口技术(第2版)
全嵌套:禁止同优先级和低优先级请求发生;
特殊全嵌套:禁止低优先级请求发生。
应用:级联时主片特殊全嵌套,从片全嵌套。 结束方式(ISR复位方式):
级联结构
现代微机原理与接口技术(第2版)
第7章 中断与异常
1
;.
7.1 中断基本概念 7.1.1 中断基本概念
现代微机原理与接口技术(第2版)
定义:CPU暂停现行程序,转而处理随机到来的事件,待处理完后再回到被暂停的程 序继续执行,这个过程就是中断。
中断过程:
中断请求
中断响应
中断服务
中断结束
中断处理 中断处理的隐操作:程序状态及程序断点地址的进栈及出栈。
先 级 编 码
& &
寄 存 器
A2
器
&
&
IR7
11
;.
CPU响应可屏蔽中断条件: 当前指令执行完毕; EFLAGS中IF=1; INTR信号有效。
现代微机原理与接口技术(第2版)
中断响应过程:8259向CPU送中断类型号。
第一个INTA#,CPU封锁总线(LOCK#有效),8259A最高优先级请求对应ISR位置 位,对应IRR复位。
第二个INTA#,总线解锁,ALE无效,8259A将当前中断服务程序对应中断类型号 送到数据总线上。
ISR的复位在自动结束/非自动结束时不一致。
12
;. 回ICW3
级联方式结构:
现代微机原理与接口技术(第2版)级联1Fra bibliotek13级联2
;.
级联3
3.8259A工作方式
现代微机原理与接口技术(第2版)
中断请求方式:
5
;.
3.软件中断 属性:软件、不可屏蔽、向量。
现代微机原理与接口技术(第2版)
中断请求:指令执行中或程序调用产生。
中断类型号:CPU规定或指令给出。 CPU专用中断:除0错(0)、单步(1)、断点中断(3)、溢出(O(4))、边界越界中断(5)。
BIOS中断:I/O设备控制、实用服务、特殊中断、专用参数中断。
非缓冲方式:小系统中,8259A数据线直接连系统数据总线,不需要总线缓冲器, 此时SP#/EN#表示级联时主/从关系。
主片:SP#/EN#接高电平; 从片:SP#/EN#接低电平。
缓冲方式:大系统中,数据总线都具有总线缓冲器,此时SP#/EN#表示数据传送方 向,级联时主/从关系通过软件设定ICW4来决定。
边沿触发方式:正跳变向8259A请求中断。 电平触发方式:高电平向8259A请求中断,响应中断后要及时清除高电平。 查询中断方式:外设向8259A请求中断,但8259A不向CPU发中断请求信号INT。而
是将请求状态保存等待CPU来查询。
PC机初始化为边沿触发
14
;.
连接总线与级联方式:
现代微机原理与接口技术(第2版)
DOS中断:公开/未公开、可调用、系统功能。 自由中断:未定义(20H~3FH中未使用的中断)。 CPU不需要进行中断识别,直接处理中断。
6
;.
4.内部中断和异常 属性:软件、不可屏蔽、向量。
现代微机原理与接口技术(第2版)
中断请求:指令执行中产生。
中断类型号:CPU规定。 故障 (失效):错误在指令完成前,错误指令的CS:EIP压栈。该指令会重做。
PC机初始化为非缓冲方式
15
;.
屏蔽方式:
现代微机原理与接口技术(第2版)
缺省特性:自动屏蔽低于自己优先级的IR。
正常屏蔽:IMR中相应位置位; 特定屏蔽:开放比自己优先级低的IR。
优先级管理方式:
缺省特性:IR0~IR7的优先级为一循环队列。 固定优先权:从IR0~IR7降序; 轮转优先权:
自动轮转:刚被服务的IR的优先级降至最低;
8
;.
7.2.2 8259A引脚及内部结构 1.8259A引脚
9
现代微机原理与接口技术(第2版)
CPU侧: CS#; DB0~DB7; RD#、WR#、A0; INT、INTA#; 外设侧: IR0~IR7; 级联: SP#/EN#、 CAS0~CAS2。
;.
2.8259A内部结构
现代微机原理与接口技术(第2版)
2
;.
中断系统其他功能: 支持多中断源和多种中断源。 支持中断屏蔽处理。 支持中断嵌套处理。 支持中断优先级修改。 支持中断结束方式选择。
现代微机原理与接口技术(第2版)
3
;.
7.1.2 中断与异常类型
现代微机原理与接口技术(第2版)
1.外部硬件(如键盘、鼠标,串口,并口打印机等)中断
属性:硬件、可屏蔽、向量。
10
;.
接口电路:CPU接口、I/O接口。
现代微机原理与接口技术(第2版)
内部逻辑:IRR、IMR、PR、ISR及控制电路。
中断请求过程:IR->INT。
D0
…
D7
ISR编码
≥1
中断屏蔽寄存器IMR
比 较
&
IR0
…… IRR
器
中
&
B0 B1
断 请 求
&
中 断 请
B2
优
&
求
INT
&
A>B A0 A1
中断请求:多个中断请求的排队和判优由中断控制器完成,产生的有无中断请求的信号 送到CPU的INTR引脚。
中断类型号:通过数据总线送到CPU中。
IRQx
…
SIO
SERIRQ
中断类型号
LPC47B27X
82801HB
82G965
PIRQx
INTR
Pentium 4/Conroe
EFLAGS寄存器的IF位影响CPU对中断请求的响应。 处理器在当前指令执行结束的时候启动中断识别INTA总线周期。
陷阱:错误在指令完成后,错误指令下一指令的CS:EIP压栈。
异常中止:不保存,重启机器。 CPU不需要进行中断识别,直接处理中断。
7
;.
7.2 Intel 8259A
现代微机原理与接口技术(第2版)
7.2.1 8259A主要任务
接受外部的中断请求; 管理所有外部的中断请求(排队、判优、屏蔽、嵌套); 向CPU产生中断请求INTR信号及中断类型号; 进行中断结束处理; 接受CPU命令及返回状态。