verilog暑期实验报告

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Verilog实验报告(电子)参考模板

西安邮电大学Verilog HDL大作业报告书学院名称：电子工程学院学生姓名：专业名称：电子信息工程班级：实验一异或门设计一、实验目的（1）熟悉Modelsim 软件（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验内容my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z=x’y+xy’,其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真1、实验要求用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。

2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真实验描述如下：module my_and(a_out,a1,a2);output a_out;input a1,a2;wire s1;nand(s1,a1,a2);nand(a_out,s1,1'b1);endmodulemodule my_not(n_out,b);output n_out;input b;nand(n_out,b,1'b1); endmodulemodule my_or(o_out,c1,c2)；output o_out;input c1,c2;wire s1,s2;nand(s1,c1,1'b1);nand(s2,c2,1'b1);nand(o_out,s1,s2); endmodulemodule MY_XOR(z,x,y);output z;input x,y;wire a1,a2,n1,n2;my_not STEP01(n1,x);my_not STEP02(n2,y);my_and STEP03(a1,n1,y);my_and STEP04(a2,n2,x);my_or STEP05(z,a1,a2); Endmodulemodule stimulus;reg X,Y;wire OUTPUT;MY_XOR xor01(OUTPUT,X,Y);initialbegin$monitor($time,"X=%b,Y=%b --- OUTPUT=%b\n",X,Y,OUTPUT);endinitialbeginX = 1'b0; Y = 1'b0;#5 X = 1'b1; Y = 1'b0;#5 X = 1'b1; Y = 1'b1;#5 X = 1'b0; Y = 1'b1;endendmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim 软件，掌握了Modelsim 软件的编译、仿真方法。

Verilog HDL 实验报告

Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。

verilog实验报告

verilog实验报告Verilog实验报告引言：Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。

它是一种高级语言，能够描述电路的行为和结构，方便工程师进行数字电路设计和验证。

本实验报告将介绍我在学习Verilog过程中进行的实验内容和所获得的结果。

实验一：基本门电路设计在这个实验中，我使用Verilog设计了基本的逻辑门电路，包括与门、或门和非门。

通过使用Verilog的模块化设计，我能够轻松地创建和组合这些门电路，以实现更复杂的功能。

我首先创建了一个与门电路的模块，定义了输入和输出端口，并使用逻辑运算符和条件语句实现了与门的功能。

然后，我创建了一个测试模块，用于验证与门的正确性。

通过输入不同的组合，我能够验证与门的输出是否符合预期。

接下来，我按照同样的方法设计了或门和非门电路，并进行了相应的测试。

通过这个实验，我不仅学会了使用Verilog进行基本门电路的设计，还加深了对逻辑电路的理解。

实验二：时序电路设计在这个实验中，我学习了如何使用Verilog设计时序电路，例如寄存器和计数器。

时序电路是一种具有状态和时钟输入的电路，能够根据时钟信号的变化来改变其输出。

我首先设计了一个简单的寄存器模块，使用触发器和组合逻辑电路实现了数据的存储和传输功能。

然后，我创建了一个测试模块，用于验证寄存器的正确性。

通过输入不同的数据和时钟信号，我能够观察到寄存器的输出是否正确。

接下来，我设计了一个计数器模块，使用寄存器和加法电路实现了计数功能。

我还添加了一个复位输入，用于将计数器的值重置为初始状态。

通过测试模块，我能够验证计数器在不同的时钟周期内是否正确地进行计数。

通过这个实验，我不仅学会了使用Verilog设计时序电路，还加深了对触发器、寄存器和计数器的理解。

实验三：组合电路设计在这个实验中，我学习了如何使用Verilog设计组合电路，例如多路选择器和加法器。

组合电路是一种没有状态和时钟输入的电路，其输出只取决于当前的输入。

Verilog实验报告

Verilog实验报告实验一简单组合逻辑电路的设计一实验要求1.用verilog HDL语言描写出简单的一位数据比较器及其测试程序；2.用测试程序对比较器进行波形仿真测试；画出仿真波形；3.总结实验步骤和实验结果。

二实验原理与内容4.这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。

在Verilog HDL中，描述组合逻辑时常使用assign结构。

注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。

5.模块源代码测试模块：6.波形图：四结实验步骤和实验结果由图可看出，每当输入的电位值不同时输出为0，这与实验要求一致，相同时输出为1，故此程序是可行的。

实验三在verilog HDL中使用函数一实验要求1.掌握函数在模块中的使用2.用测试程序进行波形仿真测试；画出仿真波形3.总结实验步骤和实验结果二实验原理与内容与一般的程序设计语言一样；verilog HDL也可以使用函数已是应对不同变量采取同一运算的操作。

verilog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。

模块源代码：module ex3(clk,n,result,reset);output[31:0] result;input[3:0] n;input reset,clk;reg[31:0] result;always @(posedge clk)beginif(!reset)result <= 0;elsebeginresult <= n*factorial(n)/((n*2)+1);endendfunction[31:0] factorial;input[3:0] operand;reg[3:0] index;beginfactorial = operand ? 1:0;for(index = 2;index <= operand;index = index+1) factorial = index*factorial;endendfunctionendmodule`timescale 1ns/100ps`define clk_cycle 50module ex3_t();reg[3:0] n,i;reg reset,clk;wire[31:0] result;initialbeginn=0;reset=1;clk=0;#100 reset=0;#100 reset = 1;for(i=0;i <= 15;i=i+1)begin#200 n=i;end#100 $stop;endalways #`clk_cycle clk =~ clk;ex3 ex30(.clk(clk),.n(n),.result(result),.reset(reset)); always @(negedge clk)$display("at n=%d,result=%d",n,result);endmodule波形图：实验四在verilog HDL中使用任务一实验要求1.掌握任务在结构化verilog HDL设计中的应用2.用测试程序进行波形仿真测试；画出仿真波形3.总结实验步骤和实验结果二实验原理与内容仅有函数并不能满足verilog HDL中的运算需求。

verilog HDL课题报告

一、实验目的通过此设计的编程和下载运行，初步掌握Verilog HDL语言的always 块语句及基本编程结构。

二、实验过程（1）新建工程；通过“file”→“new project wizard…”菜单命令启动新项目向导，利用向导，建立一个新项目。

（2）输入设计程序在file菜单下，单击“new”命名，弹出对话框，选择Verilog HDL File 选项，建立Verilog HDL文件,输入下面程序：module liushuideng(ledout,clk);output[8:0]ledout;input clk;reg[8:0]ledout;reg[23:0]counter;initialledout=8'b11111111;always@(posedge clk)begincounter=counter+1;if(counter==24'b110000000000000000000000)beginledout=ledout<<1;if(ledout==8'b00000000)ledout=8'b11111111;counter=0;endendendmodule（3）指定管脚和设置不用引脚启动pin planner工具，弹出对话框，在“location”列，选择要分配的位置，为每个电路端子都分配适当的脚位。

在Assignments菜单下，单击Device…命令，进入Device & Pin Options对话框，在切换到Unused Pins页，在Reserved all unused pins栏目中，选择As input tri-stated，回到Setting对话框，单击“确定”。

（4）编译在processing菜单下，单击Start Compilation命令，开始编译项目，若编译成功，单击“确定”。

（5）仿真在file菜单下，单击“new”，弹出对话框，切换到other files页。

硬件语言实验报告

硬件语言实验报告实验简介本次实验旨在通过学习硬件语言，理解并掌握硬件描述语言的相关知识，了解硬件语言的应用场景和使用方法。

本实验使用的硬件描述语言为Verilog，通过设计和实现一个简单的数字电路，加深对硬件语言的理解。

实验目标- 了解硬件语言的基本概念和原理- 学习使用Verilog进行硬件描述- 掌握简单数字电路的设计和实现方法实验步骤1. 学习硬件语言基础知识在开始实验之前，首先通过阅读教材和相关资料，学习硬件语言的基本概念和原理。

了解硬件语言的特点、应用场景以及与软件编程语言的区别。

2. 设计数字电路根据实验要求，设计一个简单的数字电路，并进行相应的功能分析和需求确定。

在设计过程中，需要考虑电路的输入输出接口、逻辑关系和运算规则等因素。

3. 使用Verilog进行硬件描述根据设计的数字电路，使用Verilog进行硬件描述。

编写Verilog代码，描述电路的功能和逻辑关系。

在编写过程中，需要关注代码的风格和结构，确保代码的可读性和可维护性。

4. 进行编译和仿真使用硬件描述语言编译工具，将编写的Verilog代码进行编译，生成对应的仿真文件。

通过仿真工具，对设计的数字电路进行仿真。

检查仿真结果，确保电路的功能和性能符合设计要求。

5. 优化和调试根据仿真结果，分析电路的性能和问题，进行相应的优化和调试工作。

查找代码中可能存在的错误或缺陷，并进行修复。

在优化过程中，可以通过调整逻辑关系、增加缓存等方式提升电路的性能和响应速度。

6. 完成实验报告根据实验过程和结果，撰写实验报告。

对实验目标、步骤和结果进行详细的描述和分析。

对实验中遇到的问题和解决方法进行总结，并提出进一步的改进和展望。

实验结果与讨论通过本次实验，我成功设计并实现了一个简单的数字电路。

在使用Verilog进行硬件描述的过程中，我掌握了硬件语言的语法和使用方法。

通过对仿真结果的分析，我发现电路的性能和响应速度还有待优化，可以通过增加缓存和优化逻辑关系等方式来改善。

VHDL实验报告汇总

实验一4选一多路选择器一：实验目的及实验环境目的1、熟悉ModelSim SE 6.5c的verilog 的文本设计流程，组合电路的设计、仿真和测试。

2、用verilog语言完成设计4选一多路选择器。

3、熟悉文本输入及仿真步骤。

4、初步了解可编程器件设计的全过程。

环境1、P C 机一台2、M odelSim SE 6.5c二. 实验内容1、用verilog语言完成设计4选一多路选择器，2、用结构建模及数据流建模两种方法实现。

3、对于所设计的程序进行编译，检查纠错。

4、程序完善之后进行程序的仿真并进行波形的记录与分析三．实验步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真四．运行结果五．总结本次实验让我更加的熟悉modelsim使用方法，以及使用时应该注意的问题。

在试验中也学习到了Verilog语法。

在实验中我们应该注意verilog的格式要求，在用编程语言编程的时候，要自习留意语法标准，整理好逻辑思维的同时保证格式的正确。

否则就会浪费大量的时间来完成实验。

试验开始到结束这一过程中，我遇到了很多困难，后来都在同学的提醒和帮助下克服了。

相信有了这次对这个语言和这个软件的接触，我们都有了更加深入的理解。

六．源代码module mux41(a,b,c,d,s1,s0,out);input[1:0] a,b,c,d;input s1,s0;output[1:0] out;reg[1:0] out;always @(a or b or c or d or s1 or s0)begin :mux41case({s1,s0})2'b00: out<=a;2'b01: out<=b;2'b10: out<=c;2'b11: out<=d;default: out=a;endcaseendendmodulemodule sti;reg[1:0] a,b,c,d;reg s0,s1;wire[1:0] out;mux41 dtg(a,b,c,d,s0,s1,out);initialbegina=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=0;s1=0;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=0;s1=1;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=1;s1=0;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=1;s1=1;endendmodule实验二、Verilog HDL设计分频器及计数器一.实验目的及实验环境1）实验目的1、掌握较复杂数字电路或系统的纯Verilog HDL实现方法；2、体会纯Verilog HDL语言输入设计与原理图输入设计的差别；3、更加熟练的使用modelsim软件；2)实验环境计算机一台，使用modelsim软件进行实验仿真3）实验内容1、使用modelsim设计二分频器；2、使用modelsim设计模8计数器；三．测试数据及运行结果1、分频器正常测试数据（3组）及运行结果；2、计数器正常测试数据（3组）及运行结果通过本次实验，进一步熟悉并加深了对verilong语言的认识，初步运用并熟悉了整个程序及操作，加深对分频器的理解。

verilog hdl实验报告

verilog hdl实验报告《Verilog HDL实验报告》Verilog HDL（硬件描述语言）是一种用于描述电子系统的硬件的语言，它被广泛应用于数字电路设计和硬件描述。

本实验报告将介绍Verilog HDL的基本概念和使用方法，并通过实验展示其在数字电路设计中的应用。

实验目的：1. 了解Verilog HDL的基本语法和结构2. 掌握Verilog HDL的模块化设计方法3. 熟悉Verilog HDL的仿真和综合工具的使用实验内容：1. Verilog HDL的基本语法和结构Verilog HDL是一种硬件描述语言，其语法和结构类似于C语言。

它包括模块定义、端口声明、信号赋值等基本元素。

在本实验中，我们将学习如何定义Verilog模块，并使用端口声明和信号赋值描述数字电路的行为。

2. Verilog HDL的模块化设计方法Verilog HDL支持模块化设计，可以将复杂的电路分解为多个模块，每个模块描述一个子电路的行为。

在本实验中，我们将学习如何设计和实现Verilog模块，并将多个模块组合成一个完整的数字电路。

3. Verilog HDL的仿真和综合工具的使用Verilog HDL可以通过仿真工具进行功能验证，也可以通过综合工具生成实际的硬件电路。

在本实验中，我们将使用Verilog仿真工具对设计的数字电路进行功能验证，并使用综合工具生成对应的硬件电路。

实验步骤：1. 学习Verilog HDL的基本语法和结构2. 设计一个简单的数字电路，并实现Verilog模块描述其行为3. 使用仿真工具对设计的数字电路进行功能验证4. 使用综合工具生成对应的硬件电路实验结果：通过本实验，我们学习了Verilog HDL的基本概念和使用方法，并成功设计和实现了一个简单的数字电路。

我们使用仿真工具对设计的数字电路进行了功能验证，并使用综合工具生成了对应的硬件电路。

实验结果表明，Verilog HDL在数字电路设计中具有重要的应用价值。

北航verilog实验报告

北京航空航天大学电子电路设计数字部分实验报告实验一简单组合逻辑设计 (2)实验二简单分频时序逻辑电路的设计 (3)一．实验目的：1．掌握最基本组合逻辑电路的实现方法。

(3)2．学习时序电路测试模块的编写。

(3)3．学习综合和不同层次的仿真。

(3)实验三利用条件语句实现计数分频时序电路 (5)实验四阻塞赋值与非阻塞赋值的区别 (7)实验五用always块实现较复杂的组合逻辑： (10)实验六在Verilog HDL中使用函数 (12)实验七在Verilog HDL中使用任务(task) (14)实验八利用有限状态机进行时序逻辑的设计 (17)实验九楼梯灯 (19)实验思考与总结 (29)学院：学号：姓名：实验一简单组合逻辑设计一．实验目的：1．掌握基本组合逻辑电路的实现方法。

2．初步了解两种基本组合逻辑电路的生成方法。

3．学习测试模块的编写。

4．通过综合和布局布线了解不同层次仿真的物理意义。

二．实验设备：安装Modelsim-6.5c的PC机。

三．实验内容：描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0四．综合仿真结果实验二简单分频时序逻辑电路的设计一．实验目的：1．掌握最基本组合逻辑电路的实现方法。

2．学习时序电路测试模块的编写。

3．学习综合和不同层次的仿真。

二．实验设备：安装Modelsim-6.5c的PC机。

三．实验内容：用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果四．实验代码module half_clk(reset,clk_in,clk_out);input clk_in,reset;output clk_out;reg clk_out;always@(posedge clk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule`timescale 1ns/100ps`define clk_cycle 50module top;reg clk,reset;wire clk_out;always #`clk_cycle clk=~clk;initialbeginclk=0;reset=-1;#10 reset=0;#110 reset=1;#100000 $stop;endhalf_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out)); endmodule五．综合仿真结果实验三利用条件语句实现计数分频时序电路一．实验目的：1．掌握条件语句在简单时序模块设计中的使用。

Verilog 实验报告

Verilog 实验报告一、实验目的本次 Verilog 实验的主要目的是通过实际编写代码和进行仿真，深入理解 Verilog 语言的基本语法、逻辑结构和时序特性，掌握数字电路的设计方法和实现过程，并能够运用Verilog 实现简单的数字逻辑功能。

二、实验环境本次实验使用的软件工具是 Xilinx Vivado 20192，硬件平台是Xilinx Artix-7 开发板。

三、实验内容（一）基本逻辑门的实现1、与门（AND Gate）使用 Verilog 语言实现一个两输入的与门。

代码如下：｀｀｀verilogmodule and_gate(input a, input b, output out)；assign out ＝ a ＆ b;endmodule｀｀｀通过编写测试激励文件对该模块进行仿真，验证其逻辑功能的正确性。

2、或门（OR Gate）同样实现一个两输入的或门，代码如下：｀｀｀verilogmodule or_gate(input a, input b, output out)；assign out ＝ a ｜ b;endmodule｀｀｀3、非门（NOT Gate）实现一个单输入的非门：｀｀｀verilogmodule not_gate(input a, output out)；assign out ＝～a;endmodule｀｀｀（二）组合逻辑电路的实现1、加法器（Adder）设计一个 4 位的加法器，代码如下：｀｀｀verilogmodule adder_4bit(input 3:0 a, input 3:0 b, output 4:0 sum)；assign sum ＝ a ＋ b;endmodule｀｀｀2、减法器（Subtractor）实现一个 4 位的减法器：｀｀｀verilogmodule subtractor_4bit(input 3:0 a, input 3:0 b, output 4:0 diff)；assign diff ＝ a b;endmodule｀｀｀（三）时序逻辑电路的实现1、计数器（Counter）设计一个 4 位的计数器，能够在时钟上升沿进行计数，代码如下：｀｀｀verilogmodule counter_4bit(input clk, output 3:0 count)；reg 3:0 count_reg;always ＠（posedge clk) begincount_reg ＜＝ count_reg ＋ 1;endassign count ＝ count_reg;endmodule｀｀｀2、移位寄存器（Shift Register）实现一个 4 位的移位寄存器，能够在时钟上升沿进行左移操作：｀｀｀verilogmodule shift_register_4bit(input clk, input rst, output 3:0 data_out)；reg 3:0 data_reg;always ＠（posedge clk or posedge rst) beginif （rst)data_reg ＜＝ 4'b0000;elsedata_reg ＜＝｛data_reg2:0, 1'b0}；endassign data_out ＝ data_reg;endmodule｀｀｀四、实验结果与分析（一）基本逻辑门的结果通过仿真，与门、或门和非门的输出结果与预期的逻辑功能完全一致，验证了代码的正确性。

数字系统设计与Verilog HDL实验报告(二)

《数字系统设计与Verilog HDL》实验报告（二）班级：自动1003班姓名：**学号：********实验二、四位并串转换电路一、实验目的1、了解及掌握时序电路的基本结构常用数字电路；2、通过ModelSim软件编写时序电路的程序进行仿真和调试。

二、实验内容1、熟悉时序电路中时钟的同步与异步用法；2、编写一个四位并串转换设计程序以及测试该模块的测试程序，要求如下：（1）输入一个四位二进制数pin；（2）每个时钟周期按从左往右的顺序输出一位pin的二进制位的数。

三、实验步骤及源程序新建工程及文件，分别添加设计程序及测试程序，进行编译及纠错，编译通过后运行程序仿真进行调试得出结果。

设计模块：module para_to_serial4(pin,clk,reset,sout);input [3:0] pin;input clk,reset;output sout;reg sout;reg [3:0] data;always @(posedge clk or negedge reset)beginif(~reset)beginsout<=1'b0;data<=pin;endelsebegindata<={data[2:0],data[3]};sout<=data[3];endendendmodule测试模块：`timescale 1ns/1nsmodule test_para_to_ser;wire sout;reg [3:0] pin;reg clk,reset;para_to_serial4 test1(pin,clk,reset,sout);initialbeginclk=1'b0;reset=1'b0;#5 reset=1'b1;#300 $stop;endinitialpin=4'b1001;always#5 clk=~clk;endmodule四、实验结果五、实验心得体会这次试验相对于上次有了一定的难度，由于这门课程刚开始学习，我还不能很好地从宏观把握这门课程，对这门课程的认识和理解还不够深刻，所以做实验时遇到了一些困难，虽然找了一些参考资料，有一定的帮助，但最后还是有点纠结，最终在和同学的交流中才比较深刻的对实验有了了解。

verilog报告总结

张威工作总结在完成本次verilog大作业的过程中，我不仅学到了很多只靠读书学不到的知识，而且体会到了团队协作的力量，以下做一简要总结：在这次作业中，我们首先进行分工合作，我和徐建龙负责bmp图像方面的工作，首先我们通过在网上和图书馆查阅资料，了解了bmp格式图像的基本知识，以便编写具体算法实现图像的翻转。

在对bmp格式文件有了一定掌握后，我们首先尝试用c++语言将其转换为txt 文件的格式，但是在查阅了相关资料后，发现这种方法过于复杂，因此最终放弃了这个思路。

随后我们查阅资料发现可以直接利用verilog的系统任务$fread即可对bmp文件进行操作，再结合文件输出任务$fopen\$fdisplay\$fclose将bmp文件打开并通过翻转算法转换后再写入txt文件，最后用软件WinHex将其转换为2进制文件并另存为bmp格式，即完成了翻转工作。

在这个过程中，我对课上学到的语句有了更深的理解，并将其应用到了实际工程中，使自己的运用能力得到了很好的锻炼，并且，我对Modelsim仿真软件也有了一定的了解，其基本操作已经较熟练的掌握，对其中一些细节问题，如仿真时间的选取等也有了自己的理解。

实践出真知，通过在软件上反复改程序、跑程序我也学会了很多只看书本发现不了的问题，锻炼了自己的解决问题能力。

最后，我还想感谢我的队友们，这次作业的完成使我们共同努力的结果，我真正感受到了团队的力量，也体会到了老师为什么一定要求必须结对完成的良苦用心。

在做工程的过程中，我们曾经对算法，流程等诸多问题产生过分歧，在屡次失败后，我们也曾想过放弃，但是我们最终团结一致，共同努力完成了作业，在图片成功翻转的那一霎那，所有的辛苦都有了回报，我们真正明白了什么叫teamwork!刘欢verilog大作业工作报告在团队成员的合作下，经历了许多困难，终于完成了verilog的大作业，虽然过程并不是和想象中的一样，而且作业也与老师要求的有所差距，但是在紧张的考试复习中，还是努力把这个作业完成了，并且从中学习到了许多关于verilog的使用与仿真的知识，这对于今后的学习是有很大的帮助的。

Verilog 实验报告

练习三利用条件语句实现计数分频时序电路实验目的：1.掌握条件语句在简单时序模块设计中的使用；2.学习在Verilog模块中应用计数器；3.学习测试模块的编写、综合和不同层次的仿真。

实验理论：实验用到Verilog HDL提供的条件语句供分支判断，以描述较复杂的时序关系。

在可综合风格的Verilog HDL模型中，常用的条件语句有if-else和case-endcase两种结构。

两者相比，if-else 用于不是很复杂的分支关系，实际编写可综合风格的模块，特别是用状态机构成的模块时，更常用的是case-endcase风格的代码。

在多重if 嵌套语句中，else 与前面最近的if 相对应（即与前面最近的if 组成一对if-else 语句。

为确保程序的可读性和语句的对应性，请使用begin…end 块语句。

下面给出的范例也是一个可综合风格的分频器，可将10MB的时钟分频为500KB的时钟。

基本原理与1/2分频器是一样的，但是需要定义一个计数器，对于实现占空比为1：1分频，首先进行上升沿触发进行模J计数，计数从零开始，到19进行输出时钟翻转，然后经过19再次进行翻转得到一个占空比非1：1分频时钟。

再者同时进行下降沿触发的模19计数，到和上升沿过19时，输出时钟再次翻转生成占空比非1：1分频时钟。

两个占空比非1：1分频时钟相或运算，得到占空比为1：1分频时钟。

以准确获得1/20分频。

Verilog模块结构完全嵌在module和endmodule声明语句之间；每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。

模块源代码：//------------------ fdivision.v-------------------//module fdivision(RESET,F10MB,F500KB);input F10MB,RESET; output F500KB; //输出为500KB的输出端reg F500KB; //定义一位寄存器reg [7:0]j; //定义数据宽为8的计数寄存器jalways @(posedge F10MB)if(! RESET) //当RESET无效时，对输出端和计数器初始化beginF500KB<=0;j<=0;endelsebeginif(j==19) //当j=19时，将时钟翻转，并将计数器清零beginj<=0;F500KB=~F500KB;endelsej<=j+1; //当j不等于19时使j加1endendmodule测试模块常见的形式：module t;reg …; //被测模块输入/输出变量类型定义wire…; //被测模块输入/输出变量类型定义initial begin …; …; …; end … …//产生测试信号always #delay begin …; end … …//产生测试信号Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) );//被测模块的实例引用initial begin ….; ….; …. end //记录输出和响应endmodule测试模块源代码：`timescale 1ns/100ps`define clk_cycle 50module division_Top;reg F10MB,RESET;wire F500KB_clk;always #`clk_cycle F10MB=~F10MB;initialbeginRESET=1;F10MB=0;#100 RESET=0;#100 RESET=1;#10000 $stop;endfdivision fdivision (.RESET(RESET),.F10MB(F10MB),.F500KB(F500_clk));endmodule仿真结果：练习：利用10MB的时钟，设计一个单周期形状的周期波形。

verilog课程设计实验报告

verilog课程设计实验报告一、教学目标本课程旨在通过Verilog硬件描述语言的学习，让学生掌握数字电路设计的自动化工具，理解并实践硬件描述语言在数字系统设计中的应用。

通过本课程的学习，学生应达到以下目标：1.知识目标：–理解Verilog的基本语法和结构。

–掌握Verilog中的模块化设计方法。

–学习常用的Verilog描述技巧，包括逻辑门级建模、行为级建模和结构级建模。

2.技能目标：–能够运用Verilog语言进行简单的数字电路设计。

–学会使用至少一种Verilog仿真工具进行电路功能验证。

–能够阅读和理解Verilog代码，进行简单的代码优化。

3.情感态度价值观目标：–培养学生的团队合作意识，在实验报告中能够体现分工合作的精神。

–培养学生的问题解决能力，鼓励学生在遇到问题时积极寻找解决方案。

–培养学生对新技术的好奇心和学习兴趣，激发他们对电子工程领域的热爱。

二、教学内容依据教学目标，本课程的教学内容将围绕Verilog语言的基础知识、实践应用和项目设计展开。

教学大纲安排如下：1.第一部分：Verilog基础知识（2周）–介绍Verilog的背景和基本概念。

–详细讲解Verilog的数据类型、运算符和语句。

2.第二部分：模块化设计（2周）–讲解模块的定义和封装。

–实践模块的端口声明和模块实例化。

3.第三部分：数字电路的Verilog描述（2周）–通过实例教学，掌握逻辑门、触发器等基本组件的Verilog建模。

–学习组合逻辑和时序逻辑的设计方法。

4.第四部分：仿真与测试（1周）–学习使用仿真工具进行电路功能验证。

–理解并实践测试台（testbench）的编写。

5.第五部分：项目设计（3周）–小组合作完成一个较为复杂的数字系统设计项目。

–包括系统模块的划分、编码、仿真和测试。

三、教学方法为了提高学生的学习效果，将采用多种教学方法相结合的方式进行授课：1.讲授法：用于讲解Verilog的基本概念和语法。

北航verilog实验报告(全)

目录实验一 (2)实验二 (8)实验三 (14)实验四 (27)实验一实验目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。

实验内容：必做实验：练习一、简单的组合逻辑设计练习二、简单分频时序逻辑电路的设计选做实验：选做一、练习一的练习题选做二、7段数码管译码电路练习一、简单的组合逻辑设计描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。

实验代码：模块源代码：module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0;endmodule测试模块源代码：`timescale 1ns/1ns`include "./compare.v"module t;reg a,b;wire equal;initialbegina=0;b=0;#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;#100 $stop;endcompare m(.equal(equal),.a(a),.b(b));endmodule实验波形练习二、简单分频时序逻辑电路的设计用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。

实验代码：模块源代码：module halfclk(reset,clkin,clkout);input clkin,reset;output clkout;reg clkout;always@(posedge clkin)beginif(!reset) clkout=0;else clkout=~clkout;endendmodule测试模块源代码：`timescale 1ns/100ps`define clkcycle 50module tt;reg clkin,reset;wire clkout;always#`clkcycle clkin=~clkin;initialbeginclkin=0;reset=1;#10 reset=0;#110 reset=1;#100000 $stop;endhalfclk m0(.reset(reset),.clkin(clkin),.clkout(clkout));endmodule练习题1：设计一个字节（8位）的比较器。

Verilog实验报告实验报告格式要求

实验报告格式要求一、实验报告内容包括：（1）实验名称。

（2）实验目的。

（3）实验仪器及编号。

写明仪器名称、型号、编号。

（4）实验原理。

简单表达有关实验原理（包括电路图或光路图或实验装置示用意）及测量中依据的的公式，式中各量的物理含义及单位，公式成立所应知足的实验条件等。

（5）实验内容及步骤。

依如实验内容及实际的实验进程写明关键步骤和平安注意要点。

（6）实验观测记录。

记录原始测量数据、图形等有关原始量，形式上要求整齐标准。

（7）数据处置结果。

依如实验要求，采纳适合的方式进行数据处置，误差分析，最后写出实际结果。

（8）小结或讨论。

内容不限。

能够是实验中的现象分析，对实验关键问题的体会，实验的收成和建议，也可解答试探题。

二、书写顺序（1）到（5）是进行实验预习时就应该完成的。

（6）在实验中完成。

做完实验后再在预习报告基础上完成（7）（8）两项。

完成一个实验，确实是一次最大体的科研训练，从预习到写出一个实验报告，每一步都有极为丰硕的学习内容，要踊跃试探，认真对待。

实验（一）简单的组合逻辑设计实验日期 2021-10-31 同组者姓名一、实验目的[1] 把握大体组合逻辑电路的实现方式[2] 初步了解两种大体组合逻辑电路的生成方式[3] 学习测试模块的编写[4] 通过综合和布局布线了解不同层次仿真的物理意义二、实验仪器运算机、FPGA开发板三、实验内容[1] 在ISE软件环境中进行一次完整的设计流程，并在FPGA开发板上实现与门的功能。

[2] 完成一个可综合的数据比较器的程序。

[3] 完成数据比较器的测试模块。

[4] 发挥部份：设计一个多位（2位）的数据比较器并在FPGA开发板上实现该比较器。

四、实验步骤、分析及结果（在下面写出你的代码）代码：module compare(input a,input b,output c);assign c=a&b;endmodule结果如下图：拓展代码如下：module compare( Y ,A ,B ); input [1:0] A ;input [1:0] B ;output reg [1:0] Y ;always @ (A or B )beginif ( A > B )Y <= 3'b01; else if ( A == B) Y <= 3'b10; elseY <= 3'b11; endendmodule结果如下：指导师（签名）时刻实验（二）简单分频时许逻辑电路的设计实验日期 2021-11-7 同组者姓名一、实验目的[1] 把握最大体时序电路的实现方式。

verlog实验报告

Verilog实验报告1. 引言本实验旨在通过使用Verilog硬件描述语言来实现一个简单的电路设计。

Verilog是一种用于描述电路行为和结构的编程语言，可以用于设计和仿真数字电路。

本实验将通过逐步的思考过程，详细说明实验的设计和实现。

2. 设计思路首先，我们需要确定电路的功能和需要实现的功能。

在这个例子中，我们将设计一个简单的4位加法器电路。

接下来，我们需要创建一个顶层模块，该模块将包含所需的输入和输出端口，并将其他模块连接在一起。

我们可以使用以下代码创建一个顶层模块：module top_module(input [3:0] a, input [3:0] b, output [3:0] sum);// 端口声明// 内部逻辑实现endmodule然后，我们可以创建一个子模块，该模块将执行实际的加法操作。

我们可以使用以下代码创建一个加法器模块：module adder(input [3:0] a, input [3:0] b, output [3:0] sum);// 加法操作实现endmodule在加法器模块中，我们可以使用位级操作符+来执行实际的加法运算。

我们可以使用以下代码实现加法操作：assign sum = a + b;最后，我们将在顶层模块中实例化加法器模块，并将输入和输出端口连接在一起。

我们可以使用以下代码实现实例化和连接：adder adder_instance(.a(a), .b(b), .sum(sum));3. 实验结果在完成上述步骤后，我们可以编译和仿真我们的Verilog代码。

可以使用常见的Verilog仿真器（如ModelSim）来进行仿真。

在仿真期间，我们可以为输入端口输入不同的二进制数，并观察输出端口是否正确计算了输入数的和。

通过逐步调试和测试，我们可以确保电路的正确性。

4. 总结通过本实验，我们学习了使用Verilog硬件描述语言设计和实现数字电路。

我们了解了Verilog的基本语法和结构，并通过实例演示了设计一个简单的4位加法器电路的过程。