11、时钟发生模块CGM
时钟发生模块CGM与锁相环PLL
12.2.1 锁相环PLL的基本概念（1）锁相技术与频率合成技术①锁相技术：就是实现相位自动控制的一门科学，利用它可以得到频带范围宽、波道多、稳定度高、精度高的频率源。
②频率合成技术：就是利用一个或几个具有高稳定度和高精度的频率源（一般由晶体振荡器产生），通过对它们进行加减（混频），乘（倍频），除（分频）运算，产生大量的具有相同频率稳定度和频率精度的频率信号。
锁相环频率合成技术在通讯、雷达、导航、宇航、遥控遥测、电子技术测量等领域都有广泛的应用。
为了得到稳定度高、精度高的频率源，通常采用频率合成技术。
频率合成技术主要有两种：直接频率合成技术和间接频率合成技术。
③直接频率合成技术：是将一个或几个晶体振荡器产生的频率信号通过谐波发生器产生一系列频率信号，然后再对这些频率信号进行倍频、分频和混频，最后得到大量的频率信号。
其优点是：频率稳定度高，频率转换时间短（可达微秒量级），能做到很小的频率间隔。
缺点是：系统中要用到大量的混频器、滤波器等，从而导致体积大，成本高，安装调试复杂，故只用于频率精度要求很高的场合。
④间接频率合成技术：是利用锁相技术来产生大量的具有高稳定度和高精度的频率源。
由于间接频率合成器的关键部件是锁相环，故通常称为锁相环频率合成器。
由于锁相环频率合成器的主要部件都易于集成，一般只加一个分频器和一个一阶低通滤波器，故其具有体积小、重量轻、成本低、安装和调试简单等优点。
锁相环频率合成器在性能上逐渐接近直接频率合成器，所以它在电子技术中得到了日益广泛的应用，并在应用中得到迅速发展。
（2）锁相环频率合成器的基本原理锁相环频率合成器的各个部件基准频率源：基准频率源提供一个稳定频率源，其频率为fr，一般用精度很高的石英晶体振荡器产生，是锁相环的输入信号。
签相器：签相器是一个误差检测元件。
它将基准频率源的输出信号fr的相位与压控振荡器输出信号fo的相位相比较，产生一个电压输出信号ud，其大小取决于两个输入信号的相位差。
第2章MC9S12DG128的结构与工作原理
2.1 MC9S12DG128的内部结构
2.1.1 CPU12内核(Star Core)
（2）间址/变址寄存器(Index Register) X、Y
❖ CPU12内部有两个16位地址寄存器IX和IY，称为间接寻址寄 存器，简称间址寄存器或变址寄存器。一般情况下作为指针 寄存器，用于多种寻址方式下的地址计算，也可用于临时存 放数据或参与一些运算，只能按照16位方式访问。
❖ 若把一个16位数据存入累加器D中，则高8位在A寄存器中，低8位在B 寄存器中。与此相对应，若把D寄存器中的一个16位数据存入存储器， 则高8位在存储器的低位地址，低8位在存储器的高位地址。
❖ 注意，任何Motorola (Freescale)公司独立设计的16位、32位CPU中， 寄存器与存储器字节的对应关系都是高位数据存放于低位地址，低位数 据占用高位地址，这与Intel公司的CPU数据存放格式正好相反。
2.1 MC9S12DG128的内部结构
2.1.1 CPU12内核(Star Core)
❖ SP主要用于堆栈管理，用于中断和子程序调用时保存系统地址信息，也 可以存储临时信息，一般不做他用。
❖ 在不影响其内容的前提下，也可替补用作所有变址寻址方式下的变址寄 存器，通常不参与运算。
❖ 惟一例外的是，在符号扩展指令中用作目的寄存器。此外，还具有自身 的加、减1指令。
(Program State Word)，但不同的是，它还可以参与控制CPU的行为。 ❖ 条件码寄存器中各位的定义：
CCR中的各位包括两部分： ➢5个算术特征位(Arithmetic Flag Bit) ，即H、N、Z、V、C，它们反映上一条指令执 行结果的特征(状态)； ➢3个MCU控制位，即中断屏蔽位X、I和STOP指令控制位，这3位通常由软件设定， 以控制CPU的行为。复位后，X、I两位默认状态为1，屏蔽系统中断。CCR是真正的 专用寄存器，除了C、H位以外，其他各位不参与任何运算。
光模块内部时钟_概述及解释说明
光模块内部时钟概述及解释说明1. 引言1.1 概述光模块内部时钟在光通信系统中起到重要的作用，它是指光模块内部用于同步数据传输的时钟源。
准确和稳定的时钟信号对于数据的传输质量和可靠性至关重要。
本文将详细介绍光模块内部时钟的基本原理、应用场景以及技术挑战与解决方案。
1.2 文章结构本文分为五个章节，结构清晰明确。
首先，在引言部分，我们将概述本文内容，并说明文章目录。
其后，第二章将阐述光模块内部时钟的基本原理，包括定义和功能、时钟在光模块中的作用和重要性，以及光模块内部时钟的组成和工作原理。
第三章将探讨光模块内部时钟在不同领域中的应用场景，包括数据通信领域、高频率信号传输以及其他领域。
在第四章中，我们将详细讨论光模块内部时钟面临的技术挑战，并提供相应解决方案。
最后，在第五章中，我们将总结全文内容并归纳出重点观点，并对光模块内部时钟的未来发展进行探讨，同时提出进一步研究方向和问题。
1.3 目的本文的主要目的是介绍光模块内部时钟的基本原理、应用场景以及面临的技术挑战。
通过这篇文章，读者可以了解光模块内部时钟在光通信系统中的重要性，并掌握相关技术解决方案。
此外，我们也希望为该领域中进一步研究和创新提供一些思路和启示。
2. 光模块内部时钟的基本原理2.1 光模块的定义和功能光模块是一种用于光纤通信的设备，它主要用于将电信号转换为可传输的光信号，并在接收端将光信号重新转换为电信号。
光模块具有发送和接收功能，在数据通信中起着非常重要的作用。
2.2 时钟在光模块中的作用和重要性时钟在光模块中具有关键作用和重要性。
光模块需要一个准确稳定的时钟源来控制其内部工作，并确保数据的准确传输。
时钟源会驱动数据发送和接收过程，同时还需要与其他设备保持同步以实现高效可靠的数据通信。
2.3 光模块内部时钟的组成和工作原理根据不同类型的光模块，其内部时钟可以采用不同的组成方式和工作原理。
一般来说，光模块内部时钟由晶振、频率合成器、锁相环等组件构成。
Inter Contro 控制器 CGM和CMV使用说明书
功能
含义
1
C_SHLD
CAN 屏蔽线
2
C1_L
CAN1_L
3
C1_H
CAN1_H
4
C0_L
CAN0_L
5
C0_H
CAN0_H
6
CAN_GND
7
GND
CAN 地线 电源地
8
C_V+
CAN 传感器供电
9
IPON
启动电源
10
VIM
常闭电源，直接接蓄电 池，可用 0.5A 保险丝
S1 终端电阻
S1 为 CAN0 和 CAN1 的终端电阻，拨码开关，将拨码开关拨到“ON”，总
引脚序列号
功能
含义
电脑 9 针串口接头
1
GND
地线
5针
2
TxD
232 总线发送
2针
3
RxD
232 总线接收
3针
4
CTS
232 总线清除发送
5
RTS
232 总线请求发送
当 VIM 没有连接时，实
6
UBAT
时时钟的备用电源
X9 电源以及 CAN 总线连接（引脚序列号从右往左计数：最右边为 1）
引脚序列号
口端口可以通过“我的电脑”Æ“属性”Æ“硬件”Æ“设备管理器”Æ“端口”
查询，波特率为显示器的下载的内置波特率，出厂为 19200，为了更快的下载，
可以修改显示器波特率：Data TypeÆCommon/SystemÆTSystemCfgÆ ASC0_Baudrate Dword :=19200;将 19200 修改为 57600 即可，断电后新的波特率 生效。
指示灯：
时钟发生器（clock
时钟发⽣器（clock generator）时钟发⽣器 (clock generator) 为同步时序电路产⽣时钟信号的器件或装置。
最简单的时钟发⽣器是由奇数个反相器串接⽽成的环形振荡器，通过控制反相器的个数和/或连线的长度（延迟），可以得到不同周期的⽅波信号。
由于器件参数的离散性，这种环形振荡器产⽣的时钟信号精度有限，⼀般只⽤于频率较低的简单系统中。
更常见的做法是⽤性能稳定的压电⽯英晶体振荡器产⽣固定频率的谐振信号，再根据实际使⽤的需要，配以附加电路，⽣成满⾜要求的时钟信号。
这类附加电路的功能主要包括：①改变周期信号的占空⽐，如从1:1变成2:3；②⽣成多相时钟；③时钟分频；④时钟倍频；等等。
⾼频数字系统对时钟信号的精确性和稳定性有严格的要求。
“抖动”是衡量时钟信号质量的⼀个重要指标，它体现了信号在幅度、相位等⽅⾯与理想状况的偏差。
导致抖动的因素很多，如电磁⼲扰、传输反射、线间串扰等。
为了尽可能缩⼩抖动及它带来的不利影响，需要采⽤专门的附加电路结构，如锁相环和延迟锁定环。
锁相环，顾名思义，是⽤来锁定时钟的相位、防⽌相位偏离理想状态的。
它是⼀个反馈式的模拟电路，根据输⼊时钟与输出时钟的相位差，调整压控振荡器的输出，使输出时钟与输⼊时钟的相位保持⼀致。
通常锁相环可输出多个不同周期的时钟信号，还带有倍频和分频的功能。
延迟锁定环的功能与锁相环类似，它根据输⼊时钟与输出时钟的相位差，调整压控延迟线的输出，使输出时钟与输⼊时钟的相位保持⼀致。
延迟锁定环可由数字电路实现。
实际的计算机系统因为不同的需要，在不同的场合可能会⼯作在不同的时钟频率上。
例如，同⼀块主板上可以安装标称频率各不相同的多款CPU芯⽚。
为了满⾜这样的要求，时钟发⽣器应具备⼀定的可配置能⼒，如通过主板上的跳线或开关，设定不同的输出频率。
更进⼀步的做法是由主板上的BIOS或固件来设定时钟发⽣器的输出频率，称为可编程的时钟发⽣器。
⼀些电脑爱好者在玩超频游戏时对CPU主频的修改，就是通过设置可编程时钟发⽣器来完成的。
CMOS图像传感器芯片OV及其应用技术
CMOS图像传感器芯片OV5017及其应用1 CMOS图像传感器的一般特征目前，CCD（电荷耦合器件）是主要的实用化固态图像传感器件，它具有读取噪声低、动态范围大、响应灵敏度高等优点。
但CCD技术难以与主流的CMOS 技术集成于同一芯片之中。
这样，诸如定时产生、驱动放大、自动曝光控制、模数转换及信号处理等支持电路就不能与像素阵列做同一芯片上，以CCD为基础的图像传感器难以实现单片一体化，因而具有体积大、功耗高等缺点。
CMOS图像传感器是近向年发展较快的新型图像传感器，由于采用了相同的CMOS技术，因此可以将像素阵列与外围支持电路集成在同一块芯片上。
实际上，CMOS图像传感器是一个较完成的图像系统（Camera on Chip），通常包括：一个图像传感器核心、单一时钟、所有的时序逻辑、可编程功能和模数转换器。
其基本结构见图1。
与CCD相比，CMOS图像传感器将整个图像系统集成在一块芯片上，具有以下优点：（1）体积小、重量轻、功耗低；（2）编程方便、易于控制；（3）平均成本低。
2 OV5017的性能与特点2.1 OV5017的基本性能OV5017是美国OmniVision公司开发的CMOS黑白图像传感器芯片，该芯片将CMOS光感应核与外围支持电路集成在一起，具有可编程控制与视频模/数混合输出等功能，其输出的视频为黑白图像，与CCIR标准兼容。
OV5017芯片的基本参数为：(1)图像尺寸4.2mm×3.2mm，像素尺寸11μm×11μm。
(2)信噪比SNR>42dB。
(3)帧频50时，最小照度为0.5lux@f1.4；(4)帧频50时，峰值功耗小于100mW。
OV5017输出模拟视频信号，格式为逐行扫描。
OV5017内部嵌入了一个8bit的A/D，因而可以同步输出8位的数字视频流D[7…0]。
在输出数字视频流的同时，还提供像素时钟PCLK、水平参考信号HREF、垂直同步信号VSYNC，便于外部电路读取图像。
嵌入式系统中CMOS 图像传感器接口技术
嵌入式系统中CMOS图像传感器接口技术摘要：提出了CMOS(互补金属氧化物半导体)图像传感器在嵌入式系统中的接口技术，通过设计软件驱动使嵌入式处理器能够控制CMOS图像传感器图像数据自动采集。
并对CMOS 图像传感器采集的数据进行插值和自动白平衡处理。
此接口模块已经成功地应用于二维条码识读器的图像采集模块中，取得了良好的效果。
关键词：CMOS图像传感器；嵌入式Linux；总线；嵌入式系统背 景目前数字摄像技术，主要采用两种方式：一种是使用CCD(电容耦合器件)图像传感器，另一种是使用CMOS(互补金属氧化物半导体)图像传感器。
CCD图像传感器具有读取噪声低、动态范围大、响应灵敏度高等优点。
但CCD技术难以与主流的CMOS技术集成于同一芯片之中。
因而CCD图像传感器具有体积大、功耗高等缺点。
CMOS图像传感器是近些年发展较快的新型图像传感器，由于采用了CMOS技术，可以将像素阵列与外围支持电路(如图像传感器核心、单一时钟、所有的时序逻辑、可编程功能和模数转换器)集成在同一块芯片上。
因此与CCD相比，CMOS图像传感器将整个图像系统集成在一块芯片上，具有体积小、重量轻、功耗低、编程方便、易于控制等优点。
对于手持式设备来说，体积和功耗是进行软硬件设计时重点考虑的问题，因此CMOS图像传感器应用在手持式设备当中将会有广阔的前景。
文中将就嵌入式系统中设计CMOS图像传感器的图像采集设备硬件接口技术和软件驱动进行研究。
系统硬件设计嵌入式系统硬件平台选择摩托罗拉MC9328MX1处理器基于ARM920T嵌入式处理器内核，能工作于高达200MHz 的主频。
它集成了许多模块，支持接口模块、GPIO(General Purpose I/O)接口模块、时钟产生模块(CGM，Clock Generation Module)等，为各种外设提供了灵活的接口控制功能。
摩托罗拉MC9328MX1处理器内置的CSI(CMOSSensor Interface)模块提供了时序控制模块，可以适应不同CMOS图像传感器的要求。
时钟模块的原理
时钟模块的原理时钟模块是一种用于测量时间和提供精确时序的电子装置。
它常用于电子设备和计算机系统中，用于同步各个部件的操作，并确保它们按照精确的时间序列工作。
时钟模块的原理包括时钟信号的生成、分频和传播三个主要部分。
时钟信号的生成是时钟模块最基本的功能。
它通常使用晶体振荡器作为时钟信号的源头。
晶体振荡器是一种能够根据外加电压的变化产生稳定频率振荡的电子器件。
它由晶体和放大电路组成，晶体的压电效应使其能够产生稳定的振荡信号。
晶体振荡器通常具有非常高的稳定性和精确的频率控制。
分频是时钟模块的另一个重要功能。
由于时钟信号的频率通常过高，超出了许多电子器件的操作范围，因此需要将时钟信号进行分频。
分频器是一种能够按照一定比例将输入时钟信号的频率降低的电路。
它通常由计数器和比较器组成，计数器按照设定的计数值对输入时钟信号进行计数，当计数器的值达到比较器设定的值时，输出触发信号，从而产生分频后的时钟信号。
时钟信号的分发和传播是保证各个部件同步运行的关键。
在一个复杂的电子系统中，不同的部件需要按照精确的时间序列进行操作，因此时钟信号的传播至关重要。
时钟信号的传播通常通过时钟网络来实现，时钟网络是一种将时钟信号传输到各个部件的特殊电路结构。
时钟网络需要考虑信号传播的延迟和时钟偏差等因素，以确保时钟信号能够准确地到达各个部件。
时钟模块的原理还包括时钟域和时钟同步两个重要概念。
时钟域是指具有相同时钟信号的电路和部件的集合，时钟域之间通过时钟电路进行时钟信号的互联。
时钟同步是指在一个时钟域内各个部件按照相同的时钟信号进行操作，保证它们的行为是一致和可预测的。
时钟同步需要考虑时钟信号的传播延迟、时钟偏差、时钟抖动等因素，以确保各个部件能够按照正确的时间序列进行操作。
时钟模块的原理还涉及到时钟频率、相位和稳定性等参数。
时钟频率是指时钟信号的振荡频率，通常用赫兹（Hz）表示。
时钟频率越高，系统的工作速度越快。
时钟相位是指时钟信号的相对位置，它决定了部件在一个时钟周期内的工作时间。
单片机闹钟原理
单片机闹钟原理单片机闹钟是一种基于单片机技术设计的闹钟，通过单片机控制时钟模块、显示模块和报警模块等组件实现闹钟功能。
其主要原理包括时钟模块、时钟显示模块、闹钟设置模块和报警模块。
时钟模块是单片机闹钟的核心模块。
它通过选择合适的晶振，将晶振的频率输入到单片机的时钟引脚，单片机通过计数刻度计算时间。
时钟模块通过内部计时器实现时、分、秒的计算，可以根据需要进行24小时制或12小时制的设置。
同时，时钟模块还可以通过外部时钟同步模块，实现对时钟的自动校准。
时钟显示模块是将时、分、秒的数据转换为可视化显示的模块。
它通常由数字显示管组成，通过将数码管的引脚与单片机的IO口相连，实现显示。
时钟显示模块可以根据需要进行显示格式的设置，比如12小时制或24小时制、显示日期等。
闹钟设置模块是单片机闹钟的重要组成部分。
它通过按键等方式与单片机进行交互，实现对闹钟的设置。
闹钟设置模块通常包括时钟设置、闹钟时间设置、闹钟开关设置、报警铃声设置等功能。
通过按键输入，单片机可以对这些参数进行修改，并实时反映在显示模块上。
报警模块是单片机闹钟中的另一个重要模块。
它通过控制蜂鸣器或其他报警设备，实现报警功能。
报警模块接收到单片机发送的报警信号后，会发出警报声或进行其他报警操作。
报警模块通常需要设置报警时间，当时间达到设定的闹钟时间时，报警模块就会触发。
综上所述，单片机闹钟的原理主要包括时钟模块、时钟显示模块、闹钟设置模块和报警模块。
单片机通过计时器和晶振实现时间的计算和同步，通过按键输入实现闹钟的设置，通过报警模块实现报警功能。
通过这些模块的协同工作，单片机闹钟可以准确显示时间，实现多功能的闹钟功能，为人们提供便利。
simulink clock模块用法
simulink clock模块用法
SimulinkClock模块是一种用于模拟时钟信号的模块，可以用于控制模型中的事件发生时间和时序。
在使用Simulink Clock模块时，可以设置时钟的周期、启动时间、停止时间、时钟类型等参数。
具体用法如下：
1. 打开Simulink Library Browser，选择Sources库，找到Clock 模块，将其拖放到工作区中。
2. 双击Clock模块，弹出Clock参数对话框。
在该对话框中，可以设置时钟的周期、启动时间、停止时间、时钟类型等参数。
3. 设置时钟周期：在Clock参数对话框中，将Period选项设置为所需的周期，单位为秒。
4. 设置启动时间和停止时间：在Clock参数对话框中，将Start time选项设置为所需的启动时间，将Stop time选项设置为所需的停止时间，单位均为秒。
5. 设置时钟类型：在Clock参数对话框中，将Clock type选项设置为所需的时钟类型，例如Discrete、Continuous、Fixed-step 等。
6. 将Clock模块输出连接到其他模块的输入端口：在模型中使用Clock模块时，将其输出连接到其他模块的输入端口。
通过以上步骤，就可以使用Simulink Clock模块来模拟时钟信号，控制模型中的事件发生时间和时序。
- 1 -。
时钟信号产生模块设计
引脚状态 CLKMD1 0 0 0 1 1 1 1 0 CLKMD 2 0 0 1 0 1 1 0 1 CLKMD 3 0 1 0 0 0 1 1 1 CLKMD寄存器 复位值 E007H 9007H 4007H 1007H F007H 0000H F000H ——
(a) 10MHz (b) 5MHz 图3-2 CLKOUT波形
软件配置PLL，在对时钟程序进行编译并链接单步运行至“asm(" STM #0F800h,CLKMD ");”用双综示波器观察TMS320VC5402的引脚CLKOUT波 形如图3-3（a）所示，单步运行至asm(" STM #9007h,CLKMD ")观察引 脚CLKOUT波形如图3-3(b)。
实例验证结果
本实验采用外部参考时钟源产生10MHz时钟信号，从X2/CLKIN引脚输 入10MHz无源晶体，X1引脚悬空。测试TMS320VC5402的引脚CLKIN波 形如图3-1所示，观察CLKIN时钟频率为10MHz。
图3-1 CLKIN波形
用双综示波器观察到TMS320VC5402的3个时钟引脚设置为如步骤2 所示的两种不同电平时引脚CLKOUT波形分别如图3-2（a）、3-2 （b）所示。
（3）用双踪示波器观察以上TMS320VC5402的3个时 钟引脚设置两种不同电平时的引脚CLKOUT波形； （4）对时钟程序进行编译并链接，单步运行至 “asm(" STM #0F800h,CLKMD ");”用双踪示波器观察 TMS320VC5402的引脚CLKOUT波形； TMS320VC5402 CLKOUT （5）单步运行至“asm("STM #9007h,CLKMD ");”用 双踪示波器观察TMS320VC5402的引脚CLKOUT波形。
简述时钟模块的程序设计流程
简述时钟模块的程序设计流程Designing a clock module for a program involves several key steps.首先，需要确定时钟模块的功能和需求。
这包括确定需要显示的时间格式，是否需要设置闹钟功能，以及是否需要考虑时区和夏令时调整等功能。
通过明确需求，可以为后续的设计工作奠定基础。
Once the requirements are established, the next step is to choose a suitable programming language for implementing the clock module. Different languages have different strengths and weaknesses, so it's important to consider factors such as ease of use, compatibility with other parts of the program, and community support when making this decision.接下来，需要考虑如何表示时间信息。
这通常涉及到选择合适的数据结构来存储时间数据，以及确定如何处理时间的运算和比较。
例如，可以使用结构体来存储时、分、秒等时间信息，并编写相关的函数来实现时间的加减运算。
In addition to handling basic timekeeping functions, the clock module may also need to include features such as setting alarms,displaying time in different time zones, or adjusting for daylight saving time. These added functionalities require careful consideration of how they will be implemented and integrated into the overall design of the module.另外，还需要考虑用户界面设计。
简述时钟模块的程序设计流程
简述时钟模块的程序设计流程## Clock Module Programming Design Process.Step 1: Define the requirements.The first step in designing a clock module is to define the requirements. This includes specifying the following:The desired accuracy of the clock.The output frequency of the clock.The input voltage and current requirements of the clock.The operating temperature range of the clock.The size and weight constraints of the clock.Step 2: Select a clock source.Once the requirements have been defined, the next step is to select a clock source. There are a variety of clock sources available, including:Crystal oscillators.Resonators.Voltage-controlled oscillators (VCOs)。
Microcontrollers.The type of clock source that is selected will depend on the specific requirements of the application.Step 3: Design the clock circuit.Once the clock source has been selected, the next step is to design the clock circuit. The clock circuit will typically consist of a number of components, including:A buffer amplifier.A voltage regulator.A filter.The design of the clock circuit will depend on the specific requirements of the application and the type of clock source that is being used.Step 4: Test the clock module.Once the clock circuit has been designed, the next step is to test the clock module. This includes testing the accuracy of the clock, the output frequency of the clock, and the input voltage and current requirements of the clock.The clock module should be tested under a variety of conditions, including:Different temperatures.Different voltages.Different loads.Step 5: Package the clock module.Once the clock module has been tested, the next step is to package the module. The clock module can be packaged in a variety of ways, including:A metal can.A plastic case.A surface-mount package.The type of packaging that is selected will depend on the specific requirements of the application.## 时钟模块程序设计流程。
课件5 -- 时钟模块
开始
LOGO
是否处于 limp模式？ 是 执行ESTOP0 否
DIVSEL是否为0
否是否 和现值一样？ 否 设置MCLKOFF为1
设置DIV为新值
屏蔽看门狗
是
等待PLL锁定
设置MCLKOFF为0
设置DIVSEL
Page 17
返回
习题和实验
小组内合作完成
LOGO
PLLSTS[MCLK STS]是否等于1 否
LOGO
是 器件处于limp模式。 不要写入PLLCR
PLLSTS[DIVSEL]是 否为2或者3
是 设置 PLLSTS[DIVSEL]为0
否
设置PLLSTS[MCLKOFF]为一。 用来屏蔽时钟失效检测逻辑
设置新的PLLCR值
继续等待PLL锁定 PLLSTS[PLLOCKS]是 否为1 否
是 设置PLL[MCLKOFF]为零。用 来使能时钟失效检测逻辑
如果需要则配置 PLLSTS[DIVSEL]
Page 13
结束
5.5 时钟寄存器PLLSTS
■ DIVSEL 分频选择。该位可以选择/4, /2或者 /1 ■ PLLOFF PLL关闭字位。该字位用来关闭PLL。可以用来测试 系统噪声。 ■ PLLLOCKS PLL锁定状态位.
LOGO
■ 如果输入时钟OSCCLK失效或者丢失，则PLL会进入“limpmode”的模式。 ■ 振荡器失效检测模块的原理是：用两个计数器去检测OSCCLK 信号是否存在。 ■ 使用PLL时，我们要特别注意一些事项： ◆ 改变PLL控制寄存器时，要使用恰当的流程 ◆ 当器件处于limp模式时，切勿写入PLLCR寄存器
谢谢大家！
Page 15
高性能PLL时钟发生器课件
低相位噪声的PLL时钟发生器能够提供更稳 定的输出信号，减少信号失真和误差。
影响因素
优化方法
相位噪声性能受到环路带宽、参考信号频 率和分频比等因素的影响。
通过优化环路带宽、选择合适的参考信号 和调整分频比，可以降低PLL时钟发生器的 相位噪声。
抖动性能
01
02
03
04
抖动
PLL时钟发生器的输出信 号的时间短暂的随机变化 ，通常以时间单位表示。
高速数字电路中的应用
数据传输
在高速数字电路中，PLL时钟发生器用于数据传输的同步，确保数据传输的稳定 性和可靠性。
高速采样
高性能的PLL时钟发生器能够提供高精度、高稳定性的采样时钟，用于高速数字 信号的采样和处理。
PART 06
高性能PLL时钟发生器的 未来发展趋势与挑战
技术创新与突破
数字辅助PLL设计
新工艺
研究和发展新型制程技术，如纳米级 制程，以减小PLL的体积、降低功耗 和提高集成度。
系统集成与优化
01
02
03
模块化设计
将PLL模块化设计，使其 与其他数字和模拟电路模 块易于集成，提高整个系 统的性能和可靠性。
协同优化
对PLL与其他电路模块进 行协同优化，以降低电磁 干扰、减小功耗和提高整 体稳定性。
利用数字信号处理和算法技术，优化PLL的 性能参数，提高其稳定性和适应性。
智能化PLL控制
通过引入人工智能和机器学习技术，实现PLL的智 能调节和控制，提高其自适应能力和容错性。
混合式PLL架构
结合模拟和数字技术，开发混合式PLL架构 ，以获得更高的性能和更低的功耗。
新材料与新工艺的应用
新材料
探索和采用新型材料，如新型化合物 半导体，以提高PLL的频率范围、噪 声性能和温度稳定性。
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- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
（2）PLL编程步骤 PLL编程步骤 禁止PLL: 禁止PLL: 0 -> PTCL 选择自动控制方式: $80选择自动控制方式: $80->PBWC 写入PTCL 将E、P写入PTCL 写入PMSH PMSH、 将N写入PMSH、PMSL 写入PVSR 将L写入PVSR 写入PRDS 将R写入PRDS ACQ， 置1 ACQ，选择跟踪方式 PLLON，等待锁定( 置1 PLLON，等待锁定(LOCK=1) 选择CGMVCLK/2作为CGMOUT(1 CGMVCLK/2作为CGMOUT(1选择CGMVCLK/2作为CGMOUT(1->BCS)
2011-5-28
Tongji University
2
• 直接频率合成技术 频率稳定度高、转换时间短、 频率稳定度高、转换时间短、能做到很小的 频率间隔 体积大、成本高、 体积大、成本高、安装调试复杂 • 间接频率合成技术 体积小、成本低、 体积小、成本低、安装调试简单 性能上逐渐接近直接频率合成器
2011-5-28
Tongji University
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• 在典型应用情况下，CGM模块需要 个外接器 在典型应用情况下， 模块需要9个外接器 模块需要 其中晶振电路需要5个 电路需要2到 件，其中晶振电路需要 个，PLL电路需要 到4 电路需要 个。 • 特别注意的是，时钟部分会对其他电路造成干 特别注意的是， 注意的是 扰，在电路板布线时应该将时钟电路的外接器 件都用地线围绕起来，如果电路板空间允许， 件都用地线围绕起来，如果电路板空间允许， 晶振应该采用卧式安装，将外壳焊接在地线上， 晶振应该采用卧式安装，将外壳焊接在地线上， 最大限度减小对外的电磁干扰。 最大限度减小对外的电磁干扰。
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3 CGM的编程基础 的编程基础
3.1 CGM的寄存器（ 6个） 的寄存器（ 个 的寄存器
PLL控制寄存器（PCTL，$0036） 控制寄存器（ 控制寄存器 ， ） PLL带宽控制寄存器（PBWC，$0037） 带宽控制寄存器（ 带宽控制寄存器 ， ） PLL倍频因子寄存器高位（PMSH，$0038） 倍频因子寄存器高位（ 倍频因子寄存器高位 ， ） PLL倍频因子寄存器低位（PMSL，$0039） 倍频因子寄存器低位（ 倍频因子寄存器低位 ， ） PLL VCO范围选择寄存器（PMRS，$003A） 范围选择寄存器（ 范围选择寄存器 ， ） PLL参考分频因子寄存器（PMDS，$003B） 参考分频因子寄存器（ 参考分频因子寄存器 ， ）
3.2 PLL编程方法 编程方法 （1）参数选择 根据实际系统的要求确定内部总线工作f 根据实际系统的要求确定内部总线工作fBUS， 计算有关参数： 计算有关参数：
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PLL典型编程参数 典型编程参数
例，外接时钟f=32.768kHz，要求 外接时钟 ，要求PLL输出 输出 fBUS=8MHz。查表得到如下数据： 。查表得到如下数据： R=1,N=3D1,P=0,E=2,L=D0。 。
时钟发生模块 CGM
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1 锁相环 锁相环PLL的基本概念 的基本概念
（1） 锁相技术与频率合成技术 ） 利用一个或几个具有高稳定度和高精度的频 率源，通过对他们进行加减（混频）、 ）、乘 率源，通过对他们进行加减（混频）、乘（倍 ）、除 分频）运算， 频）、除（分频）运算，产生需要的具有相同频 率稳定度和频率精度的频率信号。 率稳定度和频率精度的频率信号。
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（2）锁相环频率合成器的基本原理 ） 锁相环是一个负反馈环路， 锁相环是一个负反馈环路，它由基准频率 鉴相器、低通滤波器、 源、鉴相器、低通滤波器、压控振荡器和分频 器等部分组成。 器等部分组成。
锁相环频率合成器的原理框图
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2 CGM的结构框图 的结构框图
2.1 CGM模块的结构框图 模块的结构框图
（1）晶振振荡电路 ） 产生时钟信号CGMXCLK 产生时钟信号 1）送往 ）送往SIM和A/D转换器 和 转换器 2）经缓冲、预分频器，再送往 ）经缓冲、预分频器，再送往PLL电路时钟 电路时钟 3）送至时钟选择模块 ） （2）锁相环频率合成器 ） 产生可由软件编程控制的CGMVCLK信号，输出到时 信号， 产生可由软件编程控制的 信号 钟选择电路 （3）时钟选择电路 ） 输出CGMOUT 输出
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带宽控制寄存器（ （2）PLL带宽控制寄存器（PBWC，$0037） ） 带宽控制寄存器 ， ）
• AUTO：自动带宽控制位，为1时表示自动方式，为0 ：自动带宽控制位， 时表示自动方式， 时表示自动方式 时为手动方式。 时为手动方式。 • LOCK：锁相指示位。当AUTO=1（设为自动方式） ：锁相指示位。 （设为自动方式） 只读。 表示VCO输出频率已经稳 时，LOCK只读。LOCK=1表示 只读 表示 输出频率已经稳 定可靠，否则LOCK=0表示 表示VCO输出频率尚未稳定。 输出频率尚未稳定。 定可靠，否则 表示 输出频率尚未稳定 而若AUTO=0时，LOCK始终为 ，无意义。 始终为0，无意义。 而若 时 始终为 • ACQ：获取模式位。1表示跟踪模式，0表示获取模式。 表示跟踪模式， 表示获取模式 表示获取模式。 ：获取模式位。 表示跟踪模式
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• BCS：CGM基时钟选择位，BCS=1时选择 ： 基时钟选择位， 基时钟选择位 时选择 PLL电路为时钟源（VCO÷2）， 电路为时钟源（ ），BCS=0时选 电路为时钟源 ÷ ）， 时选 择晶振分频为时钟源（外接时钟÷ ）。 择晶振分频为时钟源（外接时钟÷2）。 • PRE1~PRE0：预分频位，参数如下所示： ：预分频位，参数如下所示： 00 P=1 （20） 01 P=2 （21） 10 P=4 （22） 11 P=8 （23） • VPR1~VPR0：VCO的E选择位，参数如下所 选择位， ： 的 选择位 示： 00 E=1 (20) 01 E=2 (21) 10 E=4 (22) 11 E=8 (23) （不使用） 不使用）
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（3）PLL倍频选择寄存器 ） 倍频选择寄存器 （PMSH、$0038，PMSL、$0039） 、 ， 、 ）
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PMSH的低四位与 的低四位与PMSL共同组成 位的分频 共同组成12位的分频 的低四位与 共同组成 因子，它们决定了VCO电路反馈模块的分频因子 因子，它们决定了 电路反馈模块的分频因子 N的高 位。由于分频因子 不能为 ，所以复位时 的高4位 由于分频因子N不能为 不能为0， 的高 N=64（即PMSH:PMSL=$0040）。 （ ）。 注意： 注意： 倍频因子寄存器有内部保护机制， 倍频因子寄存器有内部保护机制，当 PLLON=1时，PMSH:PMSL不能被写入。 不能被写入。 时 不能被写入
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（3）PLL编程举例 PLL编程举例
PCTL EQU $0036 PBWC EQU $0037 PMSH EQU $0038 PMSL EQU $0039 PVRS EQU $003A PRDS EQU $003B MOV #$00,PCTL ;P=0,PLLON=0,关闭 关闭PLL 关闭 MOV #$80,PBWC ;设置 设置PBWA为自动方式 设置 为自动方式 MOV #$03,PMSH ;设置 设置N=3D1 设置 MOV #$D1,PMSL MOV #D0,PVRS ;设置 设置L 设置 MOV #22,PCTL ;设置 打开 设置E,打开 设置 打开PLLON BSET 4,PCTL ;选PLL为CGM基时钟源 选 为 基时钟源
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TonCO范围选择寄存器 ） 范围选择寄存器 （PMRS，$003A） ， ）
• 确定 确定VCO输出频率范围系数 ，复位时 输出频率范围系数L，复位时L=64 输出频率范围系数 （PMRS=$40）。 ）。 注意： 的写操作只能在PLL关闭时进行。 关闭时进行。 注意：对PMRS的写操作只能在 的写操作只能在 关闭时进行
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习题
P179 11-2 11-6
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工作原理： 工作原理： 基准频率源提供一个稳定频率源， 基准频率源提供一个稳定频率源，是 锁相环的输入信号；鉴相器检测误差， 锁相环的输入信号；鉴相器检测误差，其 输出Ud大小取决于两个输入信号的相位 输出 大小取决于两个输入信号的相位 低通滤波器把Ud的高频部分滤掉 的高频部分滤掉； 差；低通滤波器把 的高频部分滤掉； 压控振荡器根据控制电压Uo的大小输出相 压控振荡器根据控制电压 的大小输出相 应的频率fo；分频（倍频） 应的频率 ；分频（倍频）器为环路提供 负反馈， 负反馈，于是可以得到非常精确的频率控 制。
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（2）CGM的I/O信号 ） 的 信号 晶体振荡输入引脚（ 晶体振荡输入引脚（OSC1） ） 晶体振荡输入引脚（ 晶体振荡输入引脚（OSC2） ） 外部滤波电容器引脚（ 外部滤波电容器引脚（CGMXFC） ） PLL电路电源引脚（VDDA、VSSA） 电路电源引脚（ 电路电源引脚 振荡器允许信号（ 振荡器允许信号（SIMOSCEN） ） 振荡器停止模式允许位（ 振荡器停止模式允许位（OSCSTOPENB） ） 晶体输出频率信号（ 晶体输出频率信号（CGMXCLK） ） CGM的输出（CGMOUT） 的输出（ 的输出 ）