计算机组成原理3-1

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计算机组成原理 [袁春风]chap3_1

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南京大学计算机系多媒体技术研究所袁春风
3.2.3 先行进位ALU
(1)为什么用先行进位方式行波进位是串行逐级传递的整个和的生成受到行波进位的影响因此现代计算机采用一种先行进位(Carry look ahead)方式 (2)如何产生先行进位定义两个辅助函数 Gi=aibi…进位生成 Pi=ai⊕bi…进位传递通常把实现上述逻辑的电路称为进位生成/传递部件全加逻辑方程 Si=Pi⊕Ci Ci+1=Gi+PiCi (i=0,1,…n) 设n=4,则 C1=G0+P0C0 C2=G1+P1C1=G1+P1G0+P1P0C0 C3=G2+P2C2=G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3C3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 由上式可知:各进位之间无等待相互独立并同时产生通常把实现上述逻辑的电路称为4位CLA部件由此根据Si=Pi⊕Ci 可并行求出各位和通常把实现Si=Pi⊕Ci的电路称为求和部件 CLA加法器由“进位生成/传递部件” “CLA部件”和“求和部件”构成
高位进位逻辑表达式
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南京大学计算机系多媒体技术研究所袁春风
全加和逻辑
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南京大学计算机系多媒体技术研究所袁春风
全加和逻辑续
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南京大学计算机系多媒体技术研究所袁春风
全加器逻辑图
上述全加器和Sum的延迟为6ty,进位Cout的延迟为 (假定一个与/或门延迟为1ty 异或门的延迟则为
AL BL CL DL CS DS SS ES IP 16位

《计算机组成原理》第3章习题答案

《计算机组成原理》第3章习题答案第3章习题解答1．指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表⽰什么意思?解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以⼤于或⼩于机器字长。

通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。

2．零地址指令的操作数来⾃哪⾥?⼀地址指令中，另⼀个操作数的地址通常可采⽤什么寻址⽅式获得?各举⼀例说明。

解：双操作数的零地址指令的操作数来⾃堆栈的栈顶和次栈顶。

双操作数的⼀地址指令的另⼀个操作数通常可采⽤隐含寻址⽅式获得，即将另⼀操作数预先存放在累加器中。

例如，前述零地址和⼀地址的加法指令。

3．某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为⽆操作数、单操作数和双操作数三类。

若双操作数指令已有K种，⽆操作数指令已有L种，问单操作数指令最多可能有多少种?上述三类指令各⾃允许的最⼤指令条数是多少?解：X= (24⼀K)×26⼀[L/26]双操作数指令的最⼤指令数：24⼀1。

单操作数指令的最⼤指令数：15×26⼀l(假设双操作数指令仅1条，为⽆操作数指令留出1个扩展窗⼝)。

⽆操作数指令的最⼤指令数：216⼀212⼀26。

其中212为表⽰某条⼆地址指令占⽤的编码数，26为表⽰某条单地址指令占⽤的编码数。

此时双操作数和单操作数指令各仅有1条。

4．设某机为定长指令字结构，指令长度12位，每个地址码占3位，试提出⼀种分配⽅案，使该指令系统包含：4条三地址指令，8条⼆地址指令，180条单地址指令。

解：4条三地址指令000 XXX YYY ZZZ．．011 XXX YYY ZZZ8条⼆地址指令100 000 XXX YYY．．100 111 XXX YYY180条单地址指令101 000 000 XXX．．111 110 011 XXX5．指令格式同上题，能否构成：三地址指令4条，单地址指令255条，零地址指令64条?为什么?解：三地址指令4条000 XXX YYY ZZZ．．011 XXX YYY ZZZ单地址指令255条100 000 000 XXX．．111 111 110 YYY只能再扩展出零地址指令8条，所以不能构成这样的指令系统。

计算机组成原理课后习题答案（一到九章）

计算机组成原理课后习题答案（⼀到九章）作业解答第⼀章作业解答1.1 基本的软件系统包括哪些内容？答：基本的软件系统包括系统软件与应⽤软件两⼤类。

系统软件是⼀组保证计算机系统⾼效、正确运⾏的基础软件，通常作为系统资源提供给⽤户使⽤。

包括：操作系统、语⾔处理程序、数据库管理系统、分布式软件系统、⽹络软件系统、各种服务程序等。

1.2 计算机硬件系统由哪些基本部件组成？它们的主要功能是什么？答：计算机的硬件系统通常由输⼊设备、输出设备、运算器、存储器和控制器等五⼤部件组成。

输⼊设备的主要功能是将程序和数据以机器所能识别和接受的信息形式输⼊到计算机内。

输出设备的主要功能是将计算机处理的结果以⼈们所能接受的信息形式或其它系统所要求的信息形式输出。

存储器的主要功能是存储信息，⽤于存放程序和数据。

运算器的主要功能是对数据进⾏加⼯处理，完成算术运算和逻辑运算。

控制器的主要功能是按事先安排好的解题步骤，控制计算机各个部件有条不紊地⾃动⼯作。

1.3 冯·诺依曼计算机的基本思想是什么？什么叫存储程序⽅式？答：冯·诺依曼计算机的基本思想包含三个⽅⾯：1) 计算机由输⼊设备、输出设备、运算器、存储器和控制器五⼤部件组成。

2) 采⽤⼆进制形式表⽰数据和指令。

3) 采⽤存储程序⽅式。

存储程序是指在⽤计算机解题之前，事先编制好程序，并连同所需的数据预先存⼊主存储器中。

在解题过程（运⾏程序）中，由控制器按照事先编好并存⼊存储器中的程序⾃动地、连续地从存储器中依次取出指令并执⾏，直到获得所要求的结果为⽌。

1.4 早期计算机组织结构有什么特点？现代计算机结构为什么以存储器为中⼼？答：早期计算机组织结构的特点是：以运算器为中⼼的，其它部件都通过运算器完成信息的传递。

随着微电⼦技术的进步，⼈们将运算器和控制器两个主要功能部件合⼆为⼀，集成到⼀个芯⽚⾥构成了微处理器。

同时随着半导体存储器代替磁芯存储器，存储容量成倍地扩⼤，加上需要计算机处理、加⼯的信息量与⽇俱增，以运算器为中⼼的结构已不能满⾜计算机发展的需求，甚⾄会影响计算机的性能。

计算机组成原理目录

计算机组成原理目录
一、基本概念和术语
1.计算机组成原理概述
2.计算机硬件和软件的关系
3.信息的表示和处理
4.计算机的运行原理
二、数字逻辑电路基础
1.布尔代数和逻辑门
2.组合逻辑电路
3.时序逻辑电路
4.存储器和寄存器
三、计算机的指令系统和运算
1.指令的表示和执行
2.数据的表示和运算
3.控制逻辑和控制单元
四、存储器和存储器层次结构
1.存储器的分类和特性
2.主存储器和辅助存储器
3.存储器的层次结构和存取方法
4.存储器的高速缓存和虚拟存储器
五、输入和输出设备
1.输入和输出设备的分类和特性
2.输入设备的接口和数据采集
3.输出设备的接口和数据显示
4.输入输出设备的控制和通信
六、总线和通信
1.计算机系统中的总线
2.总线的分类和特性
3.总线的传输方式和速度
4.总线的控制和仲裁
七、处理器的结构和设计原理
1.处理器的功能和组成
2.数据通路和控制单元的设计
3.内部寄存器和处理器的运行状态
4.处理器的性能评价和优化技术
八、计算机体系结构和指令集
1.计算机的级别和体系结构
2.CISC和RISC的比较
3.指令集的设计和实现
4.多核处理器和并行计算
九、系统总线和I/O设备接口
1.系统总线的结构和功能
2.总线的控制和仲裁机制
3.I/O设备的接口和通信
4.DMA和中断处理机制
十、计算机性能评价和提高技术
1.计算机性能的度量和评价
2.程序的优化和并行化技术
3.存储器层次结构的优化
4.编译器的优化技术。

(完整版)计算机组成原理第3章习题参考答案

第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。

所以只需一位最高位地址进行芯片选择。

2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片，共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。

3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。

试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。

计算机组成原理第三章

• 通信总线
–是指计算机系统之间或计算机系统与其他系统（如控制仪表等）之间的通信传输线。 –IDE、SCSI、USB、RS－232
通信总线
系统总线按传输信息不同分类
据总线是双向的
3.2
• 数据总线（ DB ）：用来传输各功能部件之间的数据，数
数据总线的条数称为数据总线宽度。比如，16位总线，指其数据总线为16根。
数据传输率 (总线带宽)：即单位时间内总线上传输数据的位数，用MB/s（每秒多少兆字节）表示。例：总线工作频率33MHz，总线宽度32位，则标准传输率＝ 33×32/8＝132MB/s。总线复用：通常地址总线与数据总线在物理上是分开的两种总线。为提高总线的利用率，将地址总线和数据总线共用一组物理线，在某一时刻该总线传输地址信号，另一时刻传输数据信号或命令信号。
3. 总线通信的四种方式
（1）同步通信
3.5
通信双方由统一时标控制数据传送称为同
步通信。
时标通常由CPU的总线控制部件发出，送
到总线上的所有部件；也可以由每个部件各自
的时序发生器发出，但是必须有总线控制部件
发出的时钟信号对它们进行同步。
同步式数据输入传输
T2时刻发出读命令；从总线上两个部件完模块按照所指定的地址 T4 时刻开始输入设备不再 CPU 在 T3 时刻开始，成一次完整而可靠和命令进行一系列内部一直维持到向数据总线上传送数据，的传输时间主模块在 T1时刻动作，必须在 T3时刻前 T4时刻，撤消它对数据总线的驱动，可以从数据线上获取发出地址信息找到CPU所需的数据，从 T4 起，数据总线呈浮空信息并送到其内部寄并送到数据总线上状态存器中

计算机组成原理习题第三章

第三章一．填空题1.在多级存储体系中，cache的主要功能是，虚拟存储器的主要功能是。

2.SRAM靠存储信息，DRAM靠存储信息。

存储器需要定时刷新。

3.动态半导体存储器的刷新一般有、和。

4.一个512KB的存储器，其地址线和数据线的总和是。

5.若RAM芯片里有1024个单元，用单译码方式，地址译码器有条输出线；用双译码方式，地址译码器有条输出线。

6.高速缓冲存储器中保存的信息是主存信息的。

7.主存、快速缓冲存储器、通用寄存器、磁盘、磁带都可用来存储信息，按存取时间由快至慢排列，其顺序是。

8. 、和组成三级存储系统，分级的目的是。

9.动态半导体存储器的刷新一般有和两种方式，之所以刷新是因为。

10.用1K×1位的存储芯片组成容量为64K×8位的存储器，共需片，若将这些芯片分装在几块板上，设每块板的容量为4K×8 位，则该存储器所需的地址码总位数是，其中位用于选板，位用于选片，位用于存储芯片的片内地址。

11.最基本的数字磁记录方式、、、、、和六种。

12.缓存是设在和之间的一种存储器，其速度匹配，其容量与有关。

13.Cache是一种存储器，用来解决CPU与主存之间不匹配的问题。

现代的Cache可分为和两级，并将和分开设置。

14.计算机系统中常用到的存储器有：（1）SRAM，（2）DRAM，（3）Flash，（4）EPROM，（5）硬盘存储器，(6)软盘存储器。

其中非易失的存储器有：具有在线能力的有；可以单字节修改的有：可以快速读出的存储器包括。

15.反映存储器性能的三个指标是、、和，为了解决这三方面的矛盾，计算机采用体系结构。

16.存储器的带宽是指，如果存储周期为T M，存储字长为n位则存储器带宽位，常用的单位是或。

为了加大存储器的带宽可采用、和。

17.一个四路组相联的Cache共有64块，主存共有8192块，每块32个字。

则主存地址中的主存字块标记为位，组地址为位，字块内地址为位。

1-3-4-5计算机组成原理课后习题答案

第一章计算机系统概论习题答案1、答：计算机系统由硬件和软件两大部分组成。

硬件即指计算机的实体部分，它由看得见摸的着的各种电子元器件，各类光电、机设备的实物组成，如主机、外设等。

软件时看不见摸不着的，由人们事先编制成具有各类特殊功能的信息组成，用来充分发挥硬件功能，提高机器工作效率，便于人们使用机器，指挥整个计算机硬件系统工作的程序集合。

软件和硬件都很重要。

2、答：从计算机系统的层次结构来看，它通常可有五个以上的不同级组成，每一个上都能进行程序设计。

由下至上可排序为：第一级微程序机器级，微指令由硬件直接执行；第二级传统机器级，用微程序解释机器指令；第三级操作系统级，一般用机器语言程序解释作业控制语句；第四级汇编语言机器级，这一级由汇编程序支持和执行；第五级高级语言机器级，采用高级语言，由各种高级语言编译程序支持和执行，还可以有第六级应用语言机器级，采用各种面向问题的应用语言。

3、答：机器语言由0、1代码组成，是机器能识别的一种语言。

汇编语言是面向机器的语言，它由一些特殊的符号表示指令，高级语言是面向用户的语言，它是一种接近于数学的语言，直观，通用，与具体机器无关。

4、答：计算机组成是指如何实现计算机体系结构所体现的属性，它包含了许多对程序员来说是透明的硬件细节。

计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，即概念性的结构与功能特性，通常是指用机器语言编程的程序员所看到的传统机器的属性，包括指令集、数据类型、存储器寻址技术、I/O机理等等，大都属于抽象的属性。

5、答：特点是：(1) 计算机由运算器、存储器、控制器和输入设备、输出设备五大部件组成(2) 指令和数据以同等的地位存放于存储器内，并可以按地址寻访(3) 指令和数据均可以用二进制代码表示(4) 指令由操作码和地址码组成，操作码用来表示操作的性质，地址码用来表示操作数所在存储器中的位置(5) 指令在存储器内按顺序存放。

通常，指令是顺序执行的，在特定情况下，可根据运算结果或根据设定的条件改变执行顺序(6) 机器以运算器为中心，输入输出设备与存储器的数据传送通过运算器。

计算机组成原理——第三章系统总线

计算机组成原理——第三章系统总线3.1 总线的基本概念1. 为什么要⽤总线计算机系统五⼤部件之间的互连⽅式有两种：分散连接——各部件之间使⽤单独的连线总线连接——各部件连到⼀组公共信息传输线上早期的计算机⼤多采⽤分散连接⽅式，内部连线⼗分复杂，尤其当I/O与存储器交换信息时都需要经过运算器，使运算器停⽌运算，严重影响CPU的⼯作效率。

2. 什么是总线总线是连接各个部件的信息传输线，是各个部件共享的传输介质3. 总线上的信息传送串⾏并⾏3.2 总线的分类1. ⽚内总线芯⽚内部的总线CPU芯⽚内部寄存器之间寄存器与算逻单元ALU之间2. 系统总线计算机各部件（CPU、主存、I/O设备）之间的信息传输线按系统总线传输信息不同分为：数据总线——传输各功能部件之间的数据信息双向与机器字长、存储字长有关数据总线宽度——数据总线的位数地址总线——⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址单向（由CPU输出）与存储地址、I/O地址有关地址线位数(2n)与存储单元的个数(n)有关控制总线——⽤来发出各种控制信号的传输线出——中断请求、总线请求⼊——存储器读/写、总线允许、中断确认常见控制信号：时钟：⽤来同步各种操作复位：初始化所有部件总线请求：表⽰某部件需获得总线使⽤权总线允许：表⽰需要获得总线使⽤权的部件已获得了控制权中断请求：表⽰某部件提出中断申请中断响应：表⽰中断请求已被接收存储器写：将数据总线上的数据写⾄存储器的指定地址单元内存储器读：将指定存储单元中的数据读到数据总线上I/O读：从指定的I/O端⼝将数据读到数据总线上I/O写：将数据总线上的数据输出到指定的I/O端⼝内传输响应：表⽰数据已被接收，或已将数据送⾄数据总线上3. 通信总线⽤于计算机系统之间或计算机系统与其它系统（控制仪器、移动通信等）之间的通信通信⽅式：串⾏通信数据在单条1位宽的传输线上，⼀位⼀位地按顺序分时传送。

计算机组成原理第3章习题参考答案

第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。

所以只需一位最高位地址进行芯片选择。

2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片，共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。

3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。

试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。

计算机组成原理第3章习题参考答案解析

计算机组成原理第3章习题参考答案解析第3章习题参考答案1、设有⼀个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯⽚组成，需要多少⽚？ (3) 需要多少位地址作芯⽚选择？解：(1) 该存储器能存储：字节4M 832220=? (2) 需要⽚8823228512322192020=??=??K (3) ⽤512K ?8位的芯⽚构成字长为32位的存储器，则需要每4⽚为⼀组进⾏字长的位数扩展，然后再由2组进⾏存储器容量的扩展。

所以只需⼀位最⾼位地址进⾏芯⽚选择。

2、已知某64位机主存采⽤半导体存储器，其地址码为26位，若使⽤4M ×8位的DRAM 芯⽚组成该机所允许的最⼤主存空间，并选⽤内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需⼏个内存条? (2) 每个内存条内共有多少DRAM 芯⽚? (3) 主存共需多少DRAM 芯⽚? CPU 如何选择各内存条? 解：(1) 共需条4641664226=??M 内存条 (2) 每个内存条内共有32846416=??M M 个芯⽚(3) 主存共需多少1288464648464226=??=??M M M 个RAM 芯⽚，共有4个内存条，故CPU 选择内存条⽤最⾼两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线⽤于内存条内部单元的选择。

3、⽤16K ×8位的DRAM 芯⽚构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5µS ，CPU 在1µS 内⾄少要访问⼀次。

试问采⽤哪种刷新⽅式⽐较合理?两次刷新的最⼤时间间隔是多少?对全部存储单元刷新⼀遍所需的实际刷新时间是多少? 解：(1) ⽤16K ×8位的DRAM 芯⽚构成64K ×32位存储器，需要⽤16448163264=?=??K K 个芯⽚，其中每4⽚为⼀组构成16K ×32位——进⾏字长位数扩展(⼀组内的4个芯⽚只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯⽚的内部单元地址——分成⾏、列地址两次由A 0~A 6引脚输⼊；然后再由4组进⾏存储器容量扩展，⽤⾼两位地址A 14、A 15通过2：4译码器实现4组中选择⼀组。

计算机组成原理实验报告3-数据输出实验移位门实验

2.3 数据输出实验/移位门实验一．实验要求：利用CPTH 实验仪的开关做为控制信号，实验仪的开关做为控制信号，将指定寄存器的内容读到数据总线将指定寄存器的内容读到数据总线DBUS 上。

上。

二．实验目的：1、了解模型机中多寄存器接数据总线的实现原理。

、了解模型机中多寄存器接数据总线的实现原理。

2、了解运算器中移位功能的实现方法。

了解运算器中移位功能的实现方法。

三．实验电路：CPTH 中有7 个寄存器可以向数据总线输出数据，个寄存器可以向数据总线输出数据，但在某一特定时刻只能有但在某一特定时刻只能有一个寄存器输出数据，由X2，X1，X0决定那一个寄存器输出数据。

决定那一个寄存器输出数据。

数据输出选择器原理图数据输出选择器原理图连接线表连接线表四．实验数据及步骤：实验1：数据输出实验置下表的控制信号，检验输出结果置下表的控制信号，检验输出结果实验2：移位实验ALU 直接输出和零标志位产生原理图直接输出和零标志位产生原理图ALU 左移输出原理图左移输出原理图ALU 右移输出原理图右移输出原理图直通门将运算器的结果不移位送总线。

当X2X1X0=100 时运算器结果通过直通门送到数据总线。

同时，直通门上还有判0 电路，当运算器的结果为全0 时，Z=1，右移门将运算器的结果右移一位送总线。

当X2X1X0=101 时运算器结果通过右通门送到数据总线。

时运算器结果通过右通门送到数据总线。

具体内部连接具体内部连接是：是： Cy 与 CN →DBUS7ALU7→DBUS6ALU6→DBUS5ALU5→DBUS4ALU4 → DBUS3ALU3 →DBUS2 ALU2 →DBUS1 ALU1 →DBUS0 Cy 与 CN → DBUS7当不带进位移位时(CN=0)：0 →DBUS7 当带进位移位时(CN=1)：Cy →DBUS7左移门将运算器的结果左移一位送总线。

当X2X1X0=110 时运算器结果通过左通门送到数据总线。

计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)

图3.4(a) SRAM读周期时序图
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• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元，再由诸多个存储单元组成一个存储器。
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• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器（Cache）：高速小容量半导体存储器，是为解决CPU和主存之间速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种总线的连接：地址线、数据线和控制线；同时，还须使各种信号的时序与存储器的（固有）读写周期相配合。
25
2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该计算机为按字寻址的计算机。

纪禄平-计算机组成原理PPT(第4版)3(1)-CPU子系统-概述26页PPT

23、一切节省，归根到底都归结为时间的节省。——马克思 24、意志命运往往背道而驰，决心到最后会全部推倒。——莎士比亚
25、学习是劳动，是充满思想的劳动。——乌申斯基
谢谢！
纪禄平-计算机组成原理PPT(第4 版)3(1)-CPU子系统-概述
11、不为五斗米折腰。 12、芳菊开林耀，青松冠岩列。怀此贞秀姿，卓为霜下杰。
13、归去来兮，田蜀将芜胡不归。 14、酒能祛百虑，菊为制颓龄。 15、春蚕收长丝秋熟靡王税。
21、要知道对好事的称颂过于夸大，也会招来人们的反感轻蔑和嫉妒。——培根 22、业精于勤，荒于嬉；行成于思，毁于随。——韩愈

计算机组成原理第3章

补码加、减运算举例
【例】已知x =－0.10111，y=－0.10001，求 1/2（x＋y）。解： ∵[x]变补=11.01001，[y]变补=11.01111， ∴[ 1/2x]变补=11.10101，[ 1/2y]变补=11.10111；[ 1/2x] 变补是对[x]变补右移一位得到的，由于移位时丢掉了最低位1，所以对[x]变补右移一位得到的结果（11.10100）进行修正，即在最低位加1，便得到[ 1/2x]变补。 [ 1/2(x＋y)]变补= [ 1/2x]变补＋[ 1/2y]变补=11.10101＋ 11.10111=11.01100 溢出判断：由于结果的双符号位相同，未产生溢出，运算结果正确
2、补码加、减运算具体实现
补码表示的数的加减运算可以采用同一个电路实现。其核心部分是全加器（运算电路的延迟时间
则全加器的Si的时间延迟为6T(每级异或门的延迟为3T)，Ci+1的时间延迟为5T。则：一个n位的行波进位加法器的时间延迟ta为： ta=n×2T+9T
原码一位乘法举例
举例：假定 X=0.1101 Y=0.1011
原码一位乘法实现电路
实现原理框图：
Cj A Af CR 加法器 =1 Cn C Cn 移位脉冲
&
& Bf C f Cn CT Q
启动
时钟脉冲
B
结束
2.2 2、原码两位乘法原理
两位乘数的取值可以有四种可能组合,每种组合对应于以下操作: 00 相当于0×X，部分积Pi右移2位,不进行其它运算; 01 相当于1×X，部分积Pi+ X后右称2位; 10 相当于2×X，部分积 Pi+ 2X后右移2位; 11 相当于3×X，部分积 Pi + 3X后右移2位。上面出现了 + 1X, + 2X, + 3X 三种情况,+X 容易实现，+2X可把X左移1 位得2X,在机器内通常采用向左斜1位传送来实现。可是+3X一般不能一次完成, 如分成两次进行,又降低了计算速度。解决问题的办法是备: 以 +(4X-X) 来代替 +3X运算,在本次运算中只执行 -X, 而 +4X 则归并到下一步执行,因为下一步运算时，前一次的部分积已右移了两位,上一步欠下的 +4X 在本步已变成 +X。实际线路中要用一个触发器C来记录是否欠下+4X的操作尚未执行，若是,则1→C。因此实际操作要用Yi-1 Yi C三位的组合值来控制乘法运算操作,运算规则如表2.12所示。

计算机组成原理全部实验

计算机科学技术系王玉芬2012年11月3日基础实验部分该篇章共有五个基础实验组成，分别是：实验一运算器实验实验二存储器实验实验三数据通路组成与故障分析实验实验四微程序控制器实验实验五模型机CPU组成与指令周期实验实验一运算器实验运算器又称作算术逻辑运算单元（ALU），是计算机的五大基本组成部件之一，主要用来完成算术运算和逻辑运算。

运算器的核心部件是加法器，加减乘除运算等都是通过加法器进行的，因此，加快运算器的速度实质上是要加快加法器的速度。

机器字长n位，意味着能完成两个n位数的各种运算。

就应该由n个全加器构成n位并行加法器来实现。

通过本实验可以让学生对运算器有一个比较深刻的了解。

一、实验目的1．掌握简单运算器的数据传输方式。

2．掌握算术逻辑运算部件的工作原理。

3. 熟悉简单运算器的数据传送通路。

4. 给定数据，完成各种算术运算和逻辑运算。

二、实验内容：完成不带进位及带进位的算术运算、逻辑运算实验。

总结出不带进位及带进位运算的特点。

三、实验原理：1.实验电路图图4-1 运算器实验电路图2.实验数据流图图4-2 运算器实验数据流图3.实验原理运算器实验是在ALU UNIT单元进行；单板方式下，控制信号，数据，时序信号由实验仪的逻辑开关电路和时序发生器提供，SW7－SW0八个逻辑开关用于产生数据，并发送到总线上；系统方式下，其控制信号由系统机实验平台可视化软件通过管理CPU来进行控制，SW7－SW0八个逻辑开关由可视化实验平台提供数据信号。

（1）DR1，DR2：运算暂存器，（2）LDDR1：控制把总线上的数据打入运算暂存器DR1，高电平有效。

（3）LDDR2：控制把总线上的数据打入运算暂存器DR2，高电平有效。

（4）S3，S2，S1，S0：确定执行哪一种算术运算或逻辑运算（运算功能表见附录1或者课本第49页）。

（5）M：M＝0执行算术操作；M＝1执行逻辑操作。

（6）/CN ：/CN＝0表示ALU运算时最低位加进位1；/CN＝1则表示无进位。

计算机组成原理第3章-计算机指令和控制器-指令部分刘

1110
A2 A2
A2
9
A3 A3
A3
15条二地址指令
3.1.2 指令的格式
3、扩展操作码技术—— 以指令字长16位为例
OP
A1
A2
A3
12位操作码
1111 1111
：
1111
1111 1111
1111
0000
A3
0001
A3
15条一地址指令
1110
A3
16位操作码 1111
1111
1111
1111
17
3.1.2 指令的格式
3、指令字长度（P119）指令字长=操作码的位数+(操作数地址个数)*(操作数地址码位数) 单字长指令——指令字长度等于机器字长度的指令半字长指令、双字长指令、三/四字长指令、可变字长等
4、简单指令系统的具体指令格式 ① pentium机指令 ② 嵌入式系统ARM机指令 ③ 模型指令（P121例1、例2）
已被淘汰
400
788
35
基址/变址寻址
指定一个寄存器R,其存放基址/变址,R被称为基址/变址寄存器。
EA=（R）
MOV AX, [SI]
SI,DI 都称为变址寄存器
Mov AX，[BX]
BX是基址寄存器内存
OP X
R
300 400
R 300
400
788
36
相对寻址
相对寻址是基址寻址的一种变通，由程序计数器 PC提供基准地址，即
存储器地址名称：物理地址←→逻辑地址物理地址——内存中实际地址逻辑地址——在指令中表现形式逻辑地址＝段地址：偏移地址(8086CPU)
有效地址 EA＝(R)+A

计算机组成原理习题及答案1-3

第1章计算机系统概论1.1选择题，1. 2013年,在国际超级计算机500强排序中，___研制的___ _ 位居第1,浮点运算速度达到33. 86千万亿次/秒。

A.中国天河二号B.美国、泰坦C.美国、红杉D.日术、京2.多核处理机是___计算机,它有_ ___ 个CPU。

A.空间并行,1B.时间并行,多C.空间并行，多D).时间并行,13.1946 年研制成功的第-台电子数字计算机称为_____ , 1949年研制成功的第一台程序内存的计算机称为_____.A. EDVAC, MARKIB. ENIAC, EDSACC. ENIAC, MARKID). ENIAC, UNIVACI4.计算机的发展大致经历了五代变化,其中第四代是_ ___ 年的_ _计算机为代表。

A.1946-1957,电子管B.1958--- 1964 ,品体管C 1965- 1971,中小规模集成电路D.1972-- 1990,大规模和超大规模集成电路5.计算机从第三代起,与IC电路集成度技术的发展密切相关。

描述这种关系的是_定律。

A.摩根B.摩尔C.图灵D.冯●诺依曼6.1970年，___公司第一个发明了半导体存储器,从而开始取代磁芯存储器,使计算机的发展走向了一个新的里程碑。

A.莫托洛拉B.索尼C.仙童D.英特尔7.1971年,英特尔公司开发出世界上第一-片4位微处理器____,首次将CPU的所有元件都放人同一块芯片之内。

A. Intel 4004B. Intel 8008C. Intel 8080D. Intel 80868.1974年,英特尔公司开发的_是世界上第1片通用8位微处理器。

收A. Intel 8008B. Intel 8080C. Intel 8086D. Intel 80889.1978年,英特尔公司开发的____出十是世界上第1片通用16位微处理器,可寻址存储器是_。

A. Intel 8088, 16KBB. Intel 8086, 1MBC. Intel 80286, 16MBD. Intel 80386, 16MB10. 1985年,英特尔公司推出了32位微处理器_____ , 其可寻址存为A. Intel 80286, 16MBB. Intel 80486 ,4GBC. Intel 80386,4GBD. Pentia,4GB11.对计算机的产生有重要影响。

计算机组成原理_第三章

第三章存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器集成度高体积小价格便宜易维护速度快容量大体积大速度慢比半导体容量大数据不易丢失按照存储介质分类磁表面存储器激光存储器随机存储器主要为高速缓冲存储器和主存储器存取时间与存储元的物理位置无关 (RAM)按照存取方式分类串行访问存储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关顺序存取器磁带直接存储器磁盘只能读不能写掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写可擦除可编程ROM EPROM :易失性半导体读/写存储器按照可保存性分类存储器非易失性存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照作用分类辅助存储器缓冲存储器控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲存储器主存主机外存1 高速缓冲存储器 2 主存 3 外存CPU 寄存器3.2主存储器3.2.1 主存储器的技术指标1 存储容量字存储单元字节存储单元 2 存取时间字地址字节地址访问写操作/读操作从存储器接收到访问命令后到从存储器读出/写入所需的时间用TA表示取决于介质的物理特性和访问类型 3 存取周期完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间有时还需要重写3.2.2 主存储器的基本结构地址译码器地址 CPUn位2n位存储体主存 m位数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工艺速度很快功耗大容量小 PMOS 功耗小容量大电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式动态MOS 静态存储器SRAM 双极型静态MOS型双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储信息原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线选择存储单元 T7 WY地址译码线 X地址译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通选中该单元T5T6 BWW写入在W W上分别读出根据W W上有加高低电平写1/0 无电流读1/04保持XY 加低电平只要电源正常保证向导通管提供电流便能维持一管导通另一管截止的状态不变称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容根数与单元数据位数相同 9地址线选择芯片内部一个存储单元根数由存储器容量决定7数据线CS片选线选择存储器芯片当CS信号无效其他信号线不起作用 R/W(OE/WE)读写允许线打开数据通道决定数据的传送方向和传送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端数据端A9 A0 入 D3 D0 入/出片选CS = 0 选中芯片控制端 = 1 未选中芯片写使能WE = 0 写 = 1 读电源地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面每面1K 1位每面矩阵排成64行 16列 64 16 64 16 6 行位行译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两级译码一级地址译码选择字线位线二级一根字线和一组位线交叉选择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码以节省内部引线和驱动器如 1K容量存储器有10根地址线单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和驱动器总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通选中该单元Z写入在W W上分别加高低电平写1/0 读出 W W先预充电至高电平断开充电回路再根据W W上有无电流读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平需定期向电容补充电荷动态刷新称动态四管单元是非破坏性读出读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷电平V0 低 “1” C有电荷电平V1 高3工作写入 Z加高电平 T导通读出 W先预充电断开充电回路 Z加高电平 T导通根据W线电位的变化读1/0 4 保持 Z 加低电平单管单元是破坏性读出读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入分时复用提供16位地址数据端 Di 入 Do 出 = 0 写写使能WE 高8位地址 = 1 读控制端行地址选通RAS =0时A7—A0为行地址片选列地址选通CAS =0时A7—A0为列地址电源地线低8位地址 1脚未用或在新型号中用于片内自动刷新地址端动态存储器的刷新1.刷新定义和原因定期向电容补充电荷刷新动态存储器依靠电容电荷存储信息平时无电源供电时间一长电容电荷会泄放需定期向电容补充电荷以保持信息不变注意刷新与重写的区别破坏性读出后重写以恢复原来的信息非破坏性读出的动态M 需补充电荷以保持原来的信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新片内按行刷新刷新一行所用的时间刷新周期存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新刷新 2ms 死区用在实时要求不高的场合2分散刷新用在低速系统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新各刷新周期分散安排在2ms内每隔一段时间刷新一行每隔15.6微秒提一次刷新请求刷新一行 2毫秒内刷新完所有 15.6 微秒行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒刷新请求刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地址译 1 码驱动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程存储单元电路由熔丝相连当加入写脉冲某些存储单元熔丝熔断信息永久写入不可再次改写3.EPROM 可擦除PROM用户可以多次编程编程加写脉冲后某些存储单元的PN结表面形成浮动栅阻挡通路实现信息写入用紫外线照射可驱散浮动栅原有信息全部擦除便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除可在线擦除信息又能失电保存信息具备RAM ROM的优点但写入时间较长 .NOVRAM 不挥发随机存取存储器实时性好可以组成固态大容量存储装置 Flash Memor 闪存集成度和价格接近EPROM,按块进行擦除比普通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统要求扩充后的存储器系统引出线符合微型计算机机的总线结构要求一.扩充存储器位数例1用2K 1位存储器芯片组成 2K 8位存储器系统例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线的一般连接方法和存储器读写时序 1.数据总线与地址总线为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机地址输出数据有效采样数据R/ W 存储器nR/W2.微型机复用总线结构数据与地址分时共用一组总线AD0nD0Di Qi G 地址锁存器nA0nALE R/W 单片机R/W 存储器ALE锁存地址数据有效采样数据地址输出存锁址地AD0n地址输出数据有效采样数据R/W半导体存储器逻辑设计需解决芯片的选用地址分配与片选逻辑信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储器地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑由哪几位地址形成芯片选择逻辑以便寻找芯片为芯片分配哪几位地址以便寻找片内的存储单元存储空间分配4KB存储器在16位地址空间 64KB 中占据任意连续区间芯片地址任意值片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址寻址 A11— A0低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器按字节编址其中 0000H 07FFH为ROM区选用EPROM芯片 2KB/片 0800H 13FFH为RAM区选用RAM芯片 2KB/片和1KB/片地址总线A1 A0 低给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑存储空间分配先安排大容量芯片放地址低端再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻址低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。

计算机组成原理 Lecture_3_浮点数的表示_-_作业参考答案

float sum_elem(float a[], unsigned len)
{ int i;
float result=0;
for (i=0;i<=len-1;i++) result+=a[i];
return result;
} 解：len为unsigned类型，因此，len为0时，len-1的值为FF..FH,
假定一台32位字长的机器中带符号整数用补码表示浮点数用ieee754标准表示寄存器r1和r2的内容分别为r1
作业3
3-1. 将下列十进制数表示成浮点规格化数，阶码4位（含符号），分别用补码和移码表示；尾数6位（含符号），用补码表示。
（1）19/512 (2) -19/512
3-2. 浮点数阶码4位(含阶符)，尾数9位(含数符)，均用补码表示，求规格化和非规格化时数值范围。
2-1
尾数用补码，不规格化，其表示范围：
0,111 23-1
0.11111111 1-2-8
1.00000000 -1
1.11111111 0 0.00000001
-2-8
2-8
0.11111111 1-2-8
正最大：尾数正最大*2阶正最大正最小：尾数正最小*2阶负最小负最大：尾数负最大*2阶负最小负最小：尾数负最小* 2阶正最大
float result=0; for (i=0;i<=len-1;i++) result+=a[i]; return result; }
思考!
#include "stdafx.h"
#include<iostream>
using namespace std;