北邮数字电路与逻辑设计实验报告

北京邮电大学数字电路与逻辑设计实验报告学院：班级：姓名：学号：实验一 Quartus II原理图输入法设计与实现一、实验目的：(1)熟悉Quartus II原理图输入法进行电路设计和仿真；(2)掌握Quartus II 图形模块单元的生成与调用；(3)熟悉实验板的使用；二、实验所用器材：(1)计算机；(2)直流稳压电源；(3)数字系统与逻辑设计实验开发板。

三、实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

四、实验原理图及仿真波形图(1)半加器半加器原理图仿真波形仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。

但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。

（2）全加器全加器原理图仿真波形仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了全加器的功能(2)74138 3线-8线译码器原理图仿真波形图仿真波形图分析;当且仅当ABC输入为000、010、100、111时，F=1,可知电路实现了函数。

实验二用VHDL设计与实现组合逻辑电路一、实验目的：（1）熟悉用VHDL语言设计时序逻辑电路的方法；（2）熟悉用Quartus II文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。

二、实验所用器材：（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。

三、实验任务要求（1）用 VHDL语言设计实现一个共阴极7段数码管译码器；（2）用VHDL语言设计一个8421码转余三码的代码转换器；（3）用VHDL语言设计设计一个四位2进制奇校验器。

四、实验代码及仿真波形图数码管译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shumaguanyimaqi ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END shumaguanyimaqi;ARCHITECTURE encoder_arch OF shumaguanyimaqi IS BEGINPROCESS(A)BEGINC<="011111";CASE A ISWHEN"0000"=> B<="1111110";--0 WHEN"0001"=> B<="0110000";--1 WHEN"0010"=> B<="1101101";--2 WHEN"0011"=> B<="1111001";--3 WHEN"0100"=> B<="0110011";--4 WHEN"0101"=> B<="1011011";--5 WHEN"0110"=> B<="1011111";--6 WHEN"0111"=> B<="1110000";--7 WHEN"1000"=> B<="1111111";--8 WHEN"1001"=> B<="1111011";--9WHEN OTHERS=> B<="ZZZZZZZ";END CASE;END PROCESS;END encoder_arch;仿真波形图仿真波形分析：A是输入，A0-A3是由低位到高位变化，B是数码管的各个部分，随着A输入的变化，B数码管对应译码出相应的数字显示出来。

8421码转余三码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhyusanma ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhyusanma;ARCHITECTURE trans_ex3 OF jxhyusanma ISBEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=> B<="0011";WHEN"0001"=> B<="0100";WHEN"0010"=> B<="0101";WHEN"0011"=> B<="0110";WHEN"0100"=> B<="0111";WHEN"0101"=> B<="1000";WHEN"0110"=> B<="1001";WHEN"0111"=> B<="1010";WHEN"1000"=> B<="1011";WHEN"1001"=> B<="1100";WHEN OTHERS=> B<="ZZZZ";END CASE;END PROCESS;END trans_ex3;仿真波形图仿真波形分析：8421码转换余三码，由0111转换成为了1010可以看出功能已经实现，仿真验证了代码功能正确。

奇校验LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhjijiaoyan ISPORT( A:STD_LOGIC;B:STD_LOGIC;C:STD_LOGIC;D:STD_LOGIC;F:OUT STD_LOGIC);END jxhjijiaoyan;ARCHITECTURE one OF jxhjijiaoyan ISSIGNAL n1,n2 : STD_LOGIC;BEGINn1<=A XOR B;n2<=n1 XOR C;F<=n2 XOR D;END one;仿真波形图仿真波形分析：当ABCD为1111时，输出F为0，ABCD为1110时，输出F为1，可见奇校验功能得以实现。

实验三用VHDL设计与实现时序逻辑电路一、实验目的：（1）熟悉用VHDL语言设计时序逻辑电路的方法；（2）熟悉用Quartus II文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。

二、实验所用器材：（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。

三、实验任务要求（1）用 VHDL语言设计实现一个8421十进制计数器；（2）用VHDL语言设计一个分频器；（3）将（1）、（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。

四、实验代码及仿真波形图8421十进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshijinzhijishuqi ISPORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhshijinzhijishuqi;ARCHITECTURE a OF jxhshijinzhijishuqi ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk,reset)BEGINIF reset='0' THENq_temp <="0000";ELSIF clk'EVENT AND clk='1' THENIF q_temp="1001" THENq_temp <="0000";ELSE q_temp <=q_temp+1;END IF;END IF;END PROCESS;q<= q_temp;END a;仿真波形图仿真波形图分析：8421十进制计数器随着时钟的信号进行计数，restart是复位，当复位为零的时候计数器重新计数。

根据仿真结果来看，8421十进制计数器功能得以实现。

分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi ISPORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE a OF jxhfenpinqi ISSIGNAL temp:INTEGER RANGE 0 TO 11;BEGINp1:PROCESS(clear,clk)BEGINIF clear='0'THENtemp<=0;ELSIF clk'EVENT AND clk='1' THENIF temp=11 THENtemp<=0;ELSE temp<=temp+1;END IF;END IF;END PROCESS p1;p2:PROCESS(temp)BEGINIF temp<6 THENclk_out<='0';ELSE clk_out<='1';END IF;END PROCESS p2;END a;仿真波形仿真波形分析：分频器将频率分开，置零端正常工作，根据仿真波形可以看出来，分频器的功能得以正常实现。