存储层次Cache映像规则

cache工作原理

cache工作原理概述：Cache是计算机系统中的一种高速缓存技术，用于存储最常用的数据，以提高计算机系统的性能。

本文将详细介绍Cache的工作原理，包括Cache的层次结构、Cache的读取和写入操作、Cache的替换策略以及Cache的一致性问题。

一、Cache的层次结构：计算机系统中的Cache通常分为多级，如L1 Cache、L2 Cache、L3 Cache等。

这些Cache按照层次结构罗列，速度逐级递减，容量逐级递增。

L1 Cache位于CPU内部，速度最快，容量较小；L2 Cache位于CPU和主内存之间，速度次于L1 Cache，容量较大；L3 Cache位于CPU和主内存之间，速度最慢，容量最大。

Cache的层次结构能够充分利用局部性原理，提高数据的访问效率。

二、Cache的读取和写入操作：1. 读取操作：当CPU需要读取数据时，首先会从L1 Cache开始查找，如果在L1 Cache中找到了需要的数据，则称为命中（Cache Hit），CPU可以直接使用该数据。

如果在L1 Cache中没有找到需要的数据，则会挨次向下一级Cache查找，直到找到或者到达主内存。

如果在所有的Cache中都没有找到需要的数据，则称为未命中（Cache Miss），CPU需要从主内存中读取数据，并将数据存入Cache中，以供下一次访问使用。

2. 写入操作：当CPU需要写入数据时，同样会首先在L1 Cache中查找是否存在需要写入的数据。

如果存在，则直接在L1 Cache中进行写入操作。

如果不存在，则需要根据Cache的写策略进行处理。

常见的写策略有写回（Write Back）和写直达（WriteThrough）。

写回策略是将数据先写入Cache中，然后在某个时刻再将数据写入主内存；写直达策略是将数据同时写入Cache和主内存。

写回策略可以减少对主内存的访问次数，提高性能，但可能会引起一致性问题。

三、Cache的替换策略：当Cache已满时，需要替换一些数据以腾出空间存放新的数据。

计算机系统结构复习试题及答案（非计算）

计算机系统结构复习试题及答案（⾮计算）⼀．名词解释计算机系统结构：传统机器程序员所看到的计算机属性，即概念性结构与功能特性。

在计算机技术中，把这种本来存在的事物或属性，但从某种⾓度看⼜好像不存在的概念称为透明性。

系列机：由同⼀⼚家⽣产的具有相同系统结构、但具有不同组成和实现的⼀系列不同型号的计算机。

同构型多处理机系统：由多个同类型或⾄少担负同等功能的处理机组成，它们同时处理同⼀作业中能并⾏执⾏的多个任务。

堆栈型机器：CPU 中存储操作数的单元是堆栈的机器。

累加器型机器：CPU 中存储操作数的单元是累加器的机器。

通⽤寄存器型机器：CPU 中存储操作数的单元是通⽤寄存器的机器。

数据相关：考虑两条指令i 和j，i 在j 的前⾯，如果下述条件之⼀成⽴，则称指令j 与指令 i 数据相关：（1）指令j 使⽤指令i 产⽣的结果；（2）指令j 与指令k 数据相关，⽽指令k ⼜与指令i 数据相关。

定向：⽤来解决写后读冲突的。

在发⽣写后读相关的情况下，在计算结果尚未出来之前，后⾯等待使⽤该结果的指令并不见得是马上就要⽤该结果。

如果能够将该计算结果从其产⽣的地⽅直接送到其它指令需要它的地⽅，那么就可以避免停顿。

向量处理机：指令级并⾏：简称ILP。

是指指令之间存在的⼀种并⾏性，利⽤它，计算机可以并⾏执⾏两条或两条以上的指令。

指令的动态调度：是指在保持数据流和异常⾏为的情况下，通过硬件对指令执⾏顺序进⾏重新安排，以提⾼流⽔线的利⽤率且减少停顿现象。

是由硬件在程序实际运⾏时实施的。

指令的静态调度：是指依靠编译器对代码进⾏静态调度，以减少相关和冲突。

它不是在程序执⾏的过程中、⽽是在编译期间进⾏代码调度和优化的。

失效率：CPU 访存时，在⼀级存储器中找不到所需信息的概率。

失效开销：CPU 向⼆级存储器发出访问请求到把这个数据调⼊⼀级存储器所需的时间。

强制性失效：当第⼀次访问⼀个块时，该块不在Cache 中，需要从下⼀级存储器中调⼊Cache，这就是强制性失效。

Cache基础知识介绍

• 两极cache相比较而言，L1 cache的容量小，但数据存取速度较快，L2 cache的容量大，但数据存取速度较慢。部分系统中也存在三级cache的结构。
Microprocessor
Fastest
CPU
Level 1 cache
Fast
Level 2 cache
Slow
memory
Cache的作用是什么
• 通过优化代码提高cache命中率
对数组int x[1024][4]进行求和代码段A for(i=0;i<1024;i++) for(j=0;j<4;j++) sum += x[i][j]
Entry 0 Way 0 x[i][0] x[i][1]
代码段B for(j=0;j<4;j++) for(i=0;i<1024;i++) sum += x[i][j]
• 块:块是cache与主存的传输单位。 • 路（way）: 路是组相联映射方式的cache结构中的基本存储单位，每一路存储一个块的数据。 • 组（entry）:组是组相联映射方式的cache对块进行管理的单位。 • 区（tag） :块的地址对应的主存储器中的区。 • 块内偏移地址（offset）: 用来标示块内一个字节的地址。 • 组相联映射方式下主存储器的地址空间由，区，组和块内偏移地址组成。
什么是cache
• Cache又叫高速缓冲存储器，位于CPU与内存之间，是一种特殊的存储器子系统。 • 目前比较常见的是两极cache结构，即cache系统由一级高速缓存L1 cache和二级高速缓存L2 cache组成，L1 cache通常又分为数据cache（I-Cache）和指令cache（D-Cache），它们分别用来存放数据和执行这些数据的指令。

合肥学院计算机体系结构考试考点资料(内部)

一、计算机系统结构概念：程序员所看到的计算机属性，即概念性结构与功能特性。

按照计算机系统的多级层次结构，不同级程序员所看到的计算机具有不同的属性。

Amdahl 提出的系统结构：传统机器语言级程序员所看到的计算机属性。

对于通用寄存器型机器来说，这些属性主要是指：指令系统、数据表示、寻址规则、寄存器定义、中断系统、机器工作状态的定义和切换、存储系统、信息保护。

广义的系统结构定义：指令集结构、组成、硬件计算机系统结构概念的实质：确定计算机系统中软、硬件的界面，界面之上是软件实现的功能，界面之下是硬件和固件实现的功能。

计算机组成：计算机系统结构的逻辑实现。

计算机实现：计算机组成的物理实现。

系统结构设计的三大原则：1.以经常性事件为重点：经常性事件往往比较简单，与不经常发生的事件相比，其实现更容易优化。

2.Amdahl 定律：加快某部件执行速度所能获得的系统性能加速比，受限于该部件的执行时间占系统中总执行时间的百分比。

系统性能加速比：加速比依赖于两个因素：可改进比例、部件加速比3.CPU 性能公式执行一个程序所需的CPU 时间：CPU 时间 = 执行程序所需的时钟周期数×时钟周期时间二、指令集对指令集的基本要求是：完整性、规整性、高效率和兼容性。

通用寄存器结构：寄存器-存储器型（RM 型） (操作数可以来自存储器 )寄存器-寄存器型（RR 型） (所有操作数都是来自通用寄存器组) （也称为load-store 结构，这个名称强调：只有load 指令和store 指令能够访问存储器。

）存储器-存储器型（MM 型）MIPS 的数据寻址方式：只有立即数寻址和偏移量寻址两种。

立即数字段和偏移量字段都是16位的。

MIPS 的存储器是按字节寻址的，地址为64位。

三、流水线概念：把一个重复的过程分解为若干个子过程，每个子过程由专门的功能部件来实现。

将多个处理过程在时间上错开，依次通过各功能段，这样，每个子过程就可以与其他的子过程并行进行。

主存与cache的地址映射关系

主存与cache的地址映射关系主存与Cache的地址映射CPU对存储器的访问，通常是⼀次读写⼀个字单元。

当CPU访Cache不命中时，需将存储在主存中的字单元连同其后若⼲个字⼀同调⼊Cache中，之所以这样做，是为了使其后的访存能在Cache中命中。

因此，主存和Cache之间⼀次交换的数据单位应该是⼀个数据块。

数据块的⼤⼩是固定的，由若⼲个字组成，且主存和Cache的数据块⼤⼩是相同的。

从Cache-主存层次实现的⽬标看，⼀⽅⾯既要使CPU的访存速度接近于访Cache的速度，另⼀⽅⾯为⽤户程序提供的运⾏空间应保持为主存容量⼤⼩的存储空间。

在采⽤Cache-主存层次的系统中，Cache对⽤户程序⽽⾔是透明的，也就是说，⽤户程序可以不需要知道Cache的存在。

因此，CPU每次访存时，依然和未使⽤Cache的情况⼀样，给出的是⼀个主存地址。

但在Cache-主存层次中，CPU⾸先访问的是Cache，并不是主存。

为此，需要⼀种机制将CPU的访主存地址转换成访Cache地址。

⽽主存地址与Cache地址之间的转换是与主存块与Cache块之间的映射关系紧密联系的，也就是说，当CPU访Cache未命中时，需要将欲访问的字所在主存中的块调⼊Cache中，按什么样的策略调⼊，直接影响到主存地址与Cache地址的对应关系，这也就是本⼩节要解决的主存与Cache的地址映射问题。

主要有三种地址映射⽅式，分别为全相联映射、直接相联映射和组相联映射。

1. 全相联映射全相联映射是指主存中任⼀块都可以映射到Cache中任⼀块的⽅式，也就是说，当主存中的⼀块需调⼊Cache时，可根据当时Cache的块占⽤或分配情况，选择⼀个块给主存块存储，所选的Cache块可以是Cache中的任意⼀块。

例如，设Cache共有2C块，主存共有2M块，当主存的某⼀块j需调进Cache中时，它可以存⼊Cache的块0、块1、…、块i、… 或块2C -1的任意⼀块上。

Cache基础知识介绍

如何提高cache的性能
• 提高cache的性能也就是要降低主存的平均存取时间主存平均存取时间=命中时间+未命中率*未命中惩罚 • 提高cache的性能有以下三种方法：减少命中时间，减少未命中率，减少未命中惩罚。
影响命中率的硬件因素主要有以下四点： • Cache的容量。 • Cache与主存储器交换信息的单位量（cache line size）。 • Cache的组织方式 • Cache的替换算法
什么是cache
• Cache又叫高速缓冲存储器，位于CPU与内存之间，是一种特殊的存储器子系统。 • 目前比较常见的是两极cache结构，即cache系统由一级高速缓存L1 cache和二级高速缓存L2 cache组成，L1 cache通常又分为数据cache（I-Cache）和指令cache（D-Cache），它们分别用来存放数据和执行这些数据的指令。
Way 1
x[i+2][0] Entry 1
x[i+2][1]
x[i+2][2]
x[i+2][3]
Way 0
x[i+1][0]
x[i+1][1]
x[i+1][2]
x[i+1][3]
Way 1
x[i+3][0]
x[i+3][1]
x[i+3][2]
x[i+3][3]
代码段A：对于数组元素x[i][0]（i=0…1024）的访问是miss的，但对于 x[i][1]， x[i][2]， x[i][3]的访问是hit的，因此miss的总次数为 1024次。代码段B：对于数组元素x[i][0]， x[i][1]， x[i][2]， x[i][3] （i=0…1024）的访问都是miss的，他们被x[i+4][0] ， x[i+4][1]， x[i+4][2]， x[i+4][3]所替换，因此miss的总次数为4096次。 • 当需要对大量数据访问的时候，一定要注意对内存的访问要尽量是连续而且循环内层的访问接近cache的块大小，以提高cache的命中率，从而提高程序的运行效率。

cache工作原理

cache工作原理一、引言Cache是计算机系统中的一种高速缓存存储器，用于提高系统的访问速度。

它通过存储最常用的数据和指令，以便在需要时能够快速访问。

本文将详细介绍Cache的工作原理，包括Cache的层次结构、替换策略、写回策略以及Cache一致性等。

二、Cache的层次结构Cache通常被组织成多级层次结构，以提供更高的访问速度。

常见的层次结构包括L1 Cache、L2 Cache和L3 Cache。

L1 Cache位于处理器核心内部，是最接近处理器的一级缓存，速度最快但容量较小。

L2 Cache位于处理器核心和主存之间，速度较快且容量较大。

L3 Cache则位于L2 Cache和主存之间，容量更大但速度相对较慢。

三、Cache的工作原理1. 缓存命中当处理器需要访问内存中的数据或者指令时，首先会在Cache中进行查找。

如果所需数据或者指令在Cache中存在，即发生了缓存命中，处理器可以直接从Cache中读取数据或者指令，避免了访问主存的延迟。

2. 缓存不命中如果所需数据或者指令不在Cache中，即发生了缓存不命中，处理器需要从主存中读取数据或者指令。

同时，处理器还会将主存中的一部份数据或者指令加载到Cache中，以便下次访问时能够直接命中。

3. 替换策略当Cache已满且需要加载新的数据或者指令时，就需要进行替换。

常见的替换策略有最近至少使用（LRU）、先进先出（FIFO）和随机替换等。

LRU策略会替换最近至少被访问的数据或者指令，而FIFO策略会替换最早被加载到Cache中的数据或者指令。

4. 写回策略当处理器对Cache中的数据进行修改时，有两种写回策略可供选择：写直达（Write-through）和写回（Write-back）。

写直达策略会立即将修改的数据写入主存，保证数据的一致性，但会增加总线流量和延迟。

写回策略则将修改的数据暂时保存在Cache中，惟独在被替换出Cache或者需要被其他处理器访问时才写回主存。

cache存储体系的结构原理

cache存储体系的结构原理
Cache存储体系的结构原理包括如下几个方面：
1. 层次结构：Cache存储体系一般由多级缓存组成，包括L1、L2、L3等多级缓存。

不同级别的缓存容量和访问速度各不相同，越靠近处理器的缓存级别容量越小、访问速度越快。

2. 局部性原理：Cache存储体系利用了程序运行过程中存在的
局部性原理，包括时间局部性和空间局部性。

时间局部性指的是一段时间内某个数据被访问的概率很高，而空间局部性指的是一次访问某个数据后，其附近的数据也有很大的可能性会被访问。

3. 缓存映射：Cache存储体系中的数据被映射到下一级的缓存
或主存中。

常见的映射方式有直接映射、全相联映射和组相联映射。

直接映射是指每个数据块只能映射到缓存中的某个固定位置，全相联映射是指缓存中每个位置都可以映射任意数据块，组相联映射是指将缓存分成若干组，每组中有若干个位置，每个数据块只能映射到该组中的某个位置。

4. 缓存一致性：当多个处理器共享同一个缓存时，需要保证缓存的一致性。

一致性协议（如MESI协议）用于解决多个处理
器同时对同一个数据进行读写操作时可能出现的数据不一致问题。

5. 替换策略：当缓存已满时，需要按照一定策略替换缓存中的数据。

常见的替换策略有最近最少使用（LRU）、先进先出
（FIFO）等。

以上是Cache存储体系的结构原理的一些基本概念和原则，实际实现中还有一些细节和技术，例如缓存预取、写缓冲区等。

cache rules规则

cache rules规则【原创版】目录1.Cache 规则的概述2.Cache 规则的分类3.Cache 规则的优缺点4.Cache 规则的应用实例5.Cache 规则的发展前景正文一、Cache 规则的概述Cache 规则，即缓存规则，是一种计算机技术，其主要目的是提高数据访问速度。

在计算机系统中，缓存是一种存储器，用于临时存储经常访问的数据和指令。

当计算机需要访问某个数据或指令时，缓存规则会根据一定的策略判断该数据或指令是否已经在缓存中，如果在缓存中则直接从缓存中读取，否则再从主存储器中读取并存入缓存。

这种机制可以减少主存储器的访问次数，提高数据访问速度。

二、Cache 规则的分类Cache 规则主要分为两类：写通式缓存（Write-Through Cache，简称 WT）和写回式缓存（Write-Back Cache，简称 WB）。

1.写通式缓存：在写通式缓存中，当 CPU 写入缓存时，缓存中的数据会被立即更新。

这种缓存规则的优点是减少了主存储器和缓存之间的数据不一致性，缺点是写入速度较慢。

2.写回式缓存：在写回式缓存中，当 CPU 写入缓存时，缓存中的数据并不会立即更新，而是等待缓存满时再进行更新。

这种缓存规则的优点是写入速度快，缺点是可能导致主存储器和缓存之间的数据不一致性。

三、Cache 规则的优缺点Cache 规则的优点主要体现在提高了数据访问速度，减少了对主存储器的访问次数，从而提高了计算机系统的运行效率。

然而，Cache 规则也存在一定的缺点，如缓存失效、缓存一致性等问题。

四、Cache 规则的应用实例Cache 规则广泛应用于各种计算机系统中，如 CPU 缓存、磁盘缓存、Web 浏览器缓存等。

以 CPU 缓存为例，目前市面上大多数处理器都采用了多级缓存结构，如 L1 Cache、L2 Cache 和 L3 Cache，这些缓存层次之间具有不同的访问速度和容量，可以有效地提高数据访问速度。

计算机组成原理--cache存储器的直接映像与变换

Cache存储器的直接映像与变换1.直接映像的映像规则在Cache存储器的直接映像中，Cache的块内地址就是主存地址格式中的块内地址，Cache的块号等于主存块号除以Cache的总块数取余。

设主存块号为i，Cache块号为j，Cache块号的位数为x位，则主存的第i块将映像到Cache中第i mod 2x块的位置，即j=i mod 2x。

2.直接映像的主存地址、Cache地址格式及设计方法主存地址格式为：Cache地址格式为：Cache地址格式中各段位数的确定方法：在采用Cache存储器的存储系统中，主存采用多模块交叉存储器，块的大小等于多模块交叉存储器中模块的个数，即若主存有2x个模块，则块内地址占x位；块号的位数等于Cache地址的位数减去块内地址的位数。

主存地址格式中各段位数的确定方法：主存地址格式中块号的位数、块内地址的位数分别与Cache地址格式中块号的位数、块内地址的位数相同；区号的位数等于主存地址的位数减去块号的位数和块内地址的位数。

3.举例[例1]有一个“Cache-主存”存储层次。

主存共分为8个块（0～7），Cache为4个块（0～3），采用直接映象方式。

(1)对于如下主存块地址流：1，2，4，1，3，7，0，1，2，5，4，6，4，7，2，如主存中内容一开始未装入Cache，请列出每次访问后Cache中各块的分配情况；(2)对于(1)，指出既发生块失效又发生块争用的时刻；(3)对于(1)，求出此期间的Cache命中率。

解：(1)随时间变化Cache中各块的使用状况如下图所示：(2)既发生块失效又发生块争用的时刻依次为6、7、10、11、12、15。

(3)Cache的命中率为0.33。

[例2]某计算机的主存地址空间大小为256MB，按字节编址，指令Cache和数据Cache 分离，均有8个Cache行，每个Cache行大小为64B。

数据Cache采用直接映射方式，现有两个功能相同的程序A和B，其伪代码如下所示：假定int类型数据用32位补码表示，程序编译时i、j、sum均分配在寄存器中，数组a 按行优先方式存放，其首地址为320（十进制数）。

“Cache-主存”和“主存-辅存”存储层次的对比分析

１引言．
指令存放在速度较高的存储介质中，而将不频繁访问和指令存放在速度较慢但容量较大、价格较低的存储介质中，从而
形成了存储器的层次结构．
２．入的目的２引
０ ∞
速度、量和价格是存储器设计应考虑的三个主要因素．容根据现有的存储技术，用单一的存储器是无法兼顾上述主仅
要：Ｃｃｅ主存 ” 主存一 “ ａｈ一和“ 辅存” 次结构是当代计算机普遍采用的两种存储层次．文对这两种存储层本
层次依据的原理和基本思想、引入的目的、硬件组成、失效开销、映像规则、查找方法、替换算法、写策略等多个
方面进行了对比分析．深对存储层次的理解，高对层次结构设计思想的认识．以加提
关键词：储器；储层次；拟存储技术；Ｃｃｅ主存 ”“ 存存虚 “ ａｈ一；主存一辅存 ”
中图分类号：Ｐ０Ｔ３
文献标识码：Ａ
文章编号：０８９２（０１０ — ３ — ３１０ —００２１）２０８０
１ ∞
要因素的．的方法是采用存储层次，较好用多种存储器构成存
储器的层次结构．
理想的存储系统应该具有能满足计算要求的容量和与
在ＣＵ寄存器和主存之间增加高速缓冲存储器Ｐ（ａｈ）借助于辅助硬件，Ｃｃｅ和主存之间构成一个整Ｃｃｅ，使ａｈ体．整体有接近于Ｃｃｅ的速度，该ａｈ主存的容量，接近于主存的每位价格，这样构成的整体就是存储体系中的“ ａｈ一Ｃｃｅ主

cache和主存的三种映射方式

Cache与主存之间的全相联映射，直接映射和组相联映射的区别1.高速缓冲存储器的功能、结构与工作原理高速缓冲存储器是存在于主存与CPU之间的一级存储器，由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。

Cache的功能是用来存放那些近期需要运行的指令与数据。

目的是提高CPU对存储器的访问速度。

为此需要解决2个技术问题：一是主存地址与缓存地址的映象及转换；二是按一定原则对Cache的内容进行替换。

Cache的结构和工作原理如图2.3.1所示。

主要由三大部分组成：Cache存储体：存放由主存调入的指令与数据块。

地址转换部件：建立目录表以实现主存地址到缓存地址的转换。

替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件。

2.地址映象与转换地址映象是指某一数据在内存中的地址与在缓冲中的地址，两者之间的对应关系。

下面介绍三种地址映象的方式。

1.全相联方式地址映象规则：主存的任意一块可以映象到Cache中的任意一块(1) 主存与缓存分成相同大小的数据块。

(2) 主存的某一数据块可以装入缓存的任意一块空间中。

全相联方式的对应关系如图2.3.2所示。

如果Cache的块数为Cb，主存的块数为Mb，则映象关系共有Cb×Mb种。

图2.3.3示出了目录表的格式及地址变换规则。

目录表存放在相关（联）存储器中，其中包括三部分：数据块在主存的块地址、存入缓存后的块地址、及有效位（也称装入位）。

由于是全相联方式，因此，目录表的容量应当与缓存的块数相同。

举例：某机主存容量为1M，Cache的容量为32KB，每块的大小为16个字（或字节）。

划出主、缓存的地址格式、目录表格式及其容量。

容量：与缓冲块数量相同即211＝2048（或32K/16＝2048）。

优点：命中率比较高，Cache存储空间利用率高。

缺点：访问相关存储器时，每次都要与全部内容比较，速度低，成本高，因而应用少。

2.直接相联方式地址映象规则：主存储器中一块只能映象到Cache的一个特定的块中。

cache rules规则

cache rules规则摘要：1.Cache 规则的概述2.Cache 规则的作用3.Cache 规则的例子4.Cache 规则的优缺点5.Cache 规则的未来发展正文：【1.Cache 规则的概述】Cache 规则，是一种计算机技术术语，主要用于描述计算机系统如何处理缓存（Cache）中的数据。

简单来说，Cache 规则就是指导计算机系统如何有效地存储和使用缓存中的数据，以提高数据访问速度和系统运行效率。

【2.Cache 规则的作用】Cache 规则的主要作用是减少计算机系统中CPU 与主存储器（RAM）之间的访问延迟。

当CPU 需要访问某个数据时，首先会在缓存中查找，如果缓存中有该数据，CPU 就可以直接从缓存中读取，而不需要访问较慢的主存储器。

这样可以大大提高数据访问速度，进而提升计算机系统的整体性能。

【3.Cache 规则的例子】以最常见的LRU（Least Recently Used，最近最少使用）缓存置换策略为例。

当缓存满时，需要选择一个数据将其替换出去。

根据LRU 策略，选择最近最少使用的数据进行替换。

这种方法可以保证缓存中的数据始终是最近被访问过的，从而提高缓存的命中率。

【4.Cache 规则的优缺点】Cache 规则的优点主要体现在提高了数据访问速度和系统运行效率。

然而，Cache 规则也存在一定的缺点。

例如，在多核处理器中，由于每个核心都有自己的缓存，可能导致缓存一致性问题。

此外，缓存规则的设计和实现也相对复杂，需要考虑多种因素，如缓存大小、访问模式等。

【5.Cache 规则的未来发展】随着计算机技术的不断发展，Cache 规则也将不断优化和改进。

例如，未来可能会出现更加智能的缓存管理策略，能够根据不同场景和需求自动调整缓存策略。

计算机体系结构问答题第5章

第5章存储层次1. 单级存储器的主要矛盾是什么？通常采取什么方法来解决？主要矛盾：(1) 速度越快，每位价格就越高。

(2) 容量越大，每位价格就越低。

(3) 容量越大，速度越慢。

采取多级存储层次方法来解决。

2. 评价存储层次的主要参数有哪些？存储层次的平均每位价格、命中率或失效率、平均访问时间。

3. “Cache-主存”和“主存-辅存”层次的主要区别是什么？4. 在存储层次中应解决哪四个问题？（1）映像规则：当把一个块调入高一层存储器时，可以放到哪些位置上。

（2）查找算法：当所要访问的块在高一层存储器中时，如何找到该块。

（3）替换算法：当发生失效时，应替换哪一块。

（4）写策略：当进行写访问时，应进行哪些操作。

5. 地址映像方法有哪几种？它们各有什么优缺点？（1）全相联映像。

实现查找的机制复杂，代价高，速度慢。

Cache空间的利用率较高，块冲突概率较低，因而Cache的失效率也低。

（2）直接映像。

实现查找的机制简单，速度快。

Cache空间的利用率较低，块冲突概率较高，因而Cache的失效率也高。

（3）组相联映像。

组相联是直接映像和全相联的一种折中。

6. 组相联Cache比相同容量的直接映像Cache的失效率低。

由此是否可以得出结论：采用组相联Cache一定能带来性能上的提高？为什么？不一定。

因为组相联命中率的提高是以增加命中时间为代价的，组相联需要增加多路选择开关。

7. Cache中，有哪两种实现并行查找的方法？（1）用相联存储器实现。

（2）用单体多字存储器和比较器来实现。

8. 替换算法有哪几种？它们各有什么优缺点？（1）随机法：简单、易于用硬件实现，但这种方法没有考虑Cache块过去被使用的情况，反映不了程序的局部性，所以其失效率比LRU的高。

（2）先进先出法：容易实现。

它虽然利用了同一组中各块进入Cache的顺序这一“历史”信息，但还是不能正确地反映程序的局部性。

（3）最近最少使用法LRU：失效率最低。

cache工作原理

cache工作原理一、引言Cache是计算机系统中一种重要的高速缓存存储器，它的存在可以大大提高计算机系统的性能。

本文将详细介绍Cache的工作原理，包括Cache的基本概念、Cache的结构、Cache的工作流程以及Cache的替换策略。

二、Cache的基本概念Cache是一种位于CPU与主存之间的高速缓存存储器，用于存储CPU频繁访问的数据和指令。

它的作用是提供快速的数据访问，减少CPU等待主存的时间，从而提高计算机系统的整体性能。

三、Cache的结构Cache的结构一般包括Cache存储体、地址映射和替换策略三个部分。

1. Cache存储体：Cache存储体由一组存储单元组成，每个存储单元称为一个Cache行。

每个Cache行可以存储一部分主存的数据和对应的标记位。

Cache的大小一般以字节为单位进行描述，常见的大小有4KB、8KB等。

2. 地址映射：地址映射用于将主存地址映射到Cache中的对应位置。

常见的地址映射方式有直接映射、全相联映射和组相联映射。

直接映射是最简单的方式，每个主存地址只对应一个Cache行；全相联映射是最灵活的方式，每个主存地址可以映射到任意一个Cache行；组相联映射是直接映射和全相联映射的折中方式，将Cache存储体划分为多个组，每个组包含若干个Cache行。

3. 替换策略：当Cache已满时，新的数据需要替换掉已有的数据。

常见的替换策略有最近最少使用（LRU）、先进先出（FIFO）和随机替换等。

LRU是一种基于数据访问历史的替换策略，即替换最长时间未被访问的数据；FIFO是一种先进先出的替换策略，即替换最早进入Cache的数据；随机替换则是随机选择一个数据进行替换。

四、Cache的工作流程Cache的工作流程一般包括Cache命中和Cache未命中两种情况。

1. Cache命中：当CPU需要读取或写入数据时，首先检查Cache中是否存在对应的数据。

如果存在，则称为Cache命中，CPU可以直接从Cache中读取或写入数据，避免了访问主存的时间延迟，提高了系统性能。

Cache的原理与地址映像机制

二、பைடு நூலகம்址映像机制
4. 查找方法
基于目录表的查找
只需查找候选位置所对应的目录表项
二、地址映像机制
4. 查找方法
并行查找顺序查找
二、地址映像机制
4. 查找方法
顺序查找
主候选位置 (MRU块)
二、地址映像机制
4. 查找方法
并行查找
硬件：相联存储器单体多字存储器
二、地址映像机制
4. 查找方法
常用的地址映像方式直接映像方式
全相联映像方式
组相联映像方式
二、地址映像机制
1. 直接相联
t位 Cache存储体 0 标记 * 1 标记
比较器（t位）主存储体字块0 字块1
字块 0 字块 1
…
…
字块2c－1
2c－1
标记字块
2c－1
字块2c
字块2c +1 字块2c+1－1
=
有效位=1？是命中否
命中率与 Cache 的容量与块长有关 H
C
命中率
CPU 欲访问的信息在 Cache 中的比率
命中率与 Cache 的容量与块长有关
H 1 容量大
容量小 BC
Cache –主存系统的效率
效率 e 与命中率有关
访问 Cache 的时间 e= × 100% 平均访问时间
设 Cache 命中率为 h，访问 Cache 的时间为 tc ，访问主存的时间为 tm
标记标记字块0 字块1 …
主存储器
字块0
字块1
标记
字块2c－1 字块2c－1 …
…
主存地址
主存字块标记字块内地址

存储层次Cache映像规则

块号 Cache 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
图1-3
Cache映像规则
3.组相联（set associative）映像
组相联映像是指主存中的每一块可以被放置到Cache中固定的一个组中的任何一个位置（Cache被等分为若干组，每组由若干块构成）。如图1-4所示：
计算机系统结构
存储层次Cache映像规则
Cache映像规则
图1-1是Cache与主存的块数
主存块号 Cache 0 1 2 3 4 5 6 7 块号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
图1-1
Cache映像规则
1.全相联（fully associative）映像
Cache映像规则
主存块号 Cache 块号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 1 2 3 4 5 6 7
第0组第1组第2组
第组
图1-4
全相联映像是指主存中的任一块可以放置到Cache中的任意一个位置，如图1-2所示：
主存
块号 Cache
0 1 2 3 4 5 6 7
图1-2
块号 0 1 2 3 4 5 6 8 7 9 10 12 11 13 14 15
Cache映像规则
2.直接（direct mapping）映像
直接映像是指主存中的每一个块只能被放置到Cache中唯一的一个位置，如图1-3 所示：主存块号

5 Cache基本原理

Cache基本原理
直接映射
• 主存和Cache都分块 • 每个主存地址仅对应cache中一个位置
为了计算方便，cache中的块数取2的幂
10000
00000
每个cache块中只包含一个字
• Cache和主存都采用字地址 • 主存容量：25个字，所以，主存地址5位。
• Cache容量：23个字，所以，cache地址3位
时间局部性
Cache的一个块包含多个字（1块2个字，字地址）
初始状态：cache为空，有效位都为非有效
0 1 2 3 4 3 4 15
标记 1位 1位块内字
0
1
2
3
4
3
4
15
cache块包含多于1个字
初始状态：cache为空，有效位都为非有效
0 1 2 3 4 3 4 15
Байду номын сангаас
0 miss
1 hit
3 hit
01 Mem(5) Mem(4) 00 Mem(3) Mem(2)
4 hit 01 Mem(5) Mem(4) 00 Mem(3) Mem(2)
8 访问请求, 4 失效
1101 00
15 miss Mem(5)15 Mem(4)14 Mem(3) Mem(2)
时间和空间局部性
Miss Rate vs Block Size vs Cache Size
1 miss 00 Mem(0) 00 Mem(1)
2 miss 00 Mem(0) 00 Mem(1) 00 Mem(2)
3 miss
00 Mem(0) 00 Mem(1) 00 Mem(2) 00 Mem(3)
4 miss