加法器
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深圳大学实验报告
课程名称：VHDL数字电路设计教程
实验项目名称：逐级进位加法器和超前进位加法器学院：信息工程学院
专业：电子信息工程
指导教师：邓小莺
报告人：尹海德学号：2011130296 班级： 3 实验时间：2013-5-20
实验报告提交时间：2013-5-31
教务处制
2：超前进位加法器
Test banch
-------------------------------------------------------------------------------- LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
ENTITY LSJ_adder_for_m_test IS
END LSJ_adder_for_m_test;
ARCHITECTURE behavior OF LSJ_adder_for_m_test IS -- Component Declaration for the Unit Under Test (UUT)
COMPONENT LSJ_adde_for_m
PORT(
a : IN std_logic_vector(4 downto 0);
三实验结论
全面了解逐级进位加法器和超前进位加法器的工作原理。
加强了代码的编写能力，更加升入学习XILINX软件设计以及仿真。
深圳大学学生实验报告用纸
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。