FPGA管脚问题

FPGA管脚问题
1、
【问题】Pin Planner 的使⽤问题：在QuartusII 7.2 ，时序仿真都通过，但是，⼀旦使⽤Pin Planner设定引脚后，时序仿真就发⽣变化，与功能仿真结果不⼀致，不是理想的结果。

使⽤Pin Planner时要注意些什么问题呢？
【解答】如果在没有设定引脚时就进⾏时序仿真，那么在后仿真就会不准确。

因为当设定引脚以后，需要重新进⾏布局布线，这和没有设定引脚是不同的，因此，布线的改变⾃然会影响到时序的改变。

通常的做法是：先做好所有的设定，⽣成⽹表⽂件和延时⽂件，再加上激励⽂件进⾏仿真，这个时候的仿真结果是最接近实际情况的。

通常的pin设定没有特定要求，差分信号是成对的。

所以请不要搞错。

时钟信号尽量使⽤专⽤的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。

2、
【问题】怎样配置cyclone FPGA的管脚功能？
【解答】FPGA芯⽚的引脚分为好多类，有通⽤IO，有时钟⽹络，有复位⽹络，这些引脚的具体功能是在布线时由⽤户选择的。

你可以⾃由的配置这些引脚的功能，但最好根据芯⽚的数据⼿册进⾏选择，如将时钟配置到专⽤时钟引脚上，将复位配置到专⽤复位引脚上，否则会影响最终的布线结果。

3、
【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有⼏个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？
【解答】⾸先说IO standard：这个是⽤于⽀持对应不同的电平标准。

FPGA IO⼝的电压由IO bank上的VCC引⼊。

⼀个bank上引⼊3.3V TTL电平，那么此时整个bank上输出3.3V 的TTL电平。

设置这个第⼀是为了和current strength⼀起计算功率。

第⼆个是⽤于在IO⼝上加载正确的上拉/下拉电阻。

只要你设置完成，Quartus会按照你的电平标准⾃动布线。

第⼆是IO Bank：你在quartus pin planner 的top view下右键然后点击show IO banks，这个时候就会看到FPGA的管脚被⼏种颜⾊划分开了。

⼀种颜⾊下的IO⼝代表⼀组bank。

你在吧管脚的location约束完成以后。

IO Bank会⾃动填充完毕的。

第三是Group：Group就是你所输出的信号的名字啦。

⽐如你有⼀组信号叫cnt。

你对cnt的某⼀根赋值，那么。

这⾥的Group 会⾃动填充为cnt 。

第四是Reserved：这个是对管脚内部的IO逻辑进⾏约束的，你在下⾯可以看到⼀些值。

介绍⼏个吧。

bidrectional：双向，tri-state:三态等等。

这个约束的是FPGA在IO端的输⼊输出区域的逻辑。

⽐如你选择tri-state。

那么这个时候，在你IO⼝前部的IO 区，quartus会⾃动给你⽣成⼀个三态门。

第五个是Vref Group：这个Group是bank内部的细分区域，因为⼀个bank可能多达60个脚。

为了快速定位，你可以利⽤这个vref group来找到某个管脚。

（这个是⾮修改属性）⽆法修改。

4、
【问题】我的理解：IO standard是根据你所要输⼊的电平来设置，Group是根据所分配的信号端⼝⾃动确定，⽽每个引脚的IO Bank本⾝已经确定！另外，分配的引脚所属的IO Bank 不同有关系吗？引脚的分配除了要考虑专⽤引脚和⽤户引脚的区别外，还要考虑什么因素？
【解答】理解是正确的，另外，跨越IO bank的信号没有问题。

只是注意跨bank的电平是否⼀致即可。

对于跨IO bank的延迟对于FPGA⽽⾔没有多少延迟。

管脚分配呢，你可以看⼀下quartus⾥⾯pin planner内部那张top view对于每个管脚的说明。

⼤多数管脚是可以当做普通IO使⽤的。

只是有些特殊要求的时候。

只可以使⽤对应的IO，⽐如差分输⼊，⾼时钟输⼊等等。

这个是要参照对应器件的IO ⼿册来决定的。

⽽且对应的设计⼤多数的器件⽣产商都会给出参考设计。

⾥⾯包括了IO的设计，pcb的设计以及内部程序端⼝的约束。

所以具体问题具体分析。

5、
【问题】什么是锁相环（PLL）？锁相环的⼯作原理是什么？锁相环电路对硬件电路连接有什么要求？
【解答】锁相环是⼀种反馈电路，其作⽤是使得电路上的时钟和某⼀外部时钟的相位同步。

PLL通过⽐较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在⽐较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。

在数据采集系统中，锁相环是⼀种⾮常有⽤的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同⼀个采样时钟。

因此，所有板卡上各⾃的本地80MHz和20MHz时基的相位都是同步的，从⽽采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同⼀时刻进⾏数据采集。

通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使⽤的硬件板卡的不同⽽不同。

对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中⼀块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个⽤于同步的时钟信号，对于基于PXI 总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。

关于更多的不同仪器的锁相环技术，请点击下⾯相关的连接。