VHDL程序基本结构
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➢其层次由高到低依次可分为行为级、RTL级和门 电路级。
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➢ VHDL语言是一种高级描述语言，适用于行为级和 RTL级的描述，最适于描述电路的行为；
➢ Verilog语言和ABEL语言是一种较低级的描述语 言，适用于RTL级和门电路级的描述，最适于描 述门级电路。
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(2) 设计要求：
➢VHDL进行电子系统设计时可以不了解电路的结构细节； 后两者需要设计者了解电路的结构细节
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体MY74LS00的说明 ENTITY MY74LS00 IS
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(4) 为了便于程序的阅读与调试，书写和输入程序 时，使用层次缩进格式，同一层次的对齐，低层次的 较高层次的缩进两个字符。
(5) 考虑到大多数开发工具要求源程序文件的名字 与实体名必须一致， 建议各个源程序文件的命名均与 其实体名一致。
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3.2 VHDL程序基本结构
使用VHDL语言设计一个硬件电路时，至少 需要描述三个方面的信息：① 设计是在什么 规范范围内设计的，这就是库、程序包使用说 明；② 所设计的硬件电路与外界的接口信号， 这就是设计实体的说明；③ 所设计的硬件电 路其内部各组成部分的逻辑关系以及整个系统 的逻辑功能，这就是该设计实体对应的结构体 说明。
第3章 VHSIC Hardware Description Language.
3.1 3.2 3.3 3.4 3.5 3.6 3.7
概述 VHDL程序基本结构 VHDL语言要素 VHDL顺序语句 VHDL并行语句 子程序(SUBPROGRAM) VHDL描述风格
(3) 综合过程：
➢任何一种语言源程序，最终都要转换成门电路级才能 被布线器或适配器所接受。VHDL语言源程序的综合通 常 要 经 过 行 为 级 → RTL 级 → 门 电 路 级 的 转 化 。 而 Verilog语言和ABEL语言源程序的综合过程要经过RTL 级→门电路级的转化。
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(4) 支持的EDA工具： ❖支 持 VHDL 和 Verilog 的 EDA 工 具 很 多 ， 但 支 持 ABEL的综合器仅仅Dataio一家。 (5) 国际化程度： ❖VHDL和Verilog已成为IEEE标准，而ABEL正朝 国际化标准努力。
(2) VHDL具有丰富的仿真语句和库函数，能查验 设计系统的功能可行性，随时可对系统进行仿真模拟， 并做出判断。
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(3) 用VHDL完成一个确定的设计，可以利用EDA工具 把VHDL描述设计转变成门级网表。降低了开发成本。
(4) VHDL对设计的描述具有相对独立性。 (5) VHDL具有类属描述语句和子程序调用等功能， 在不改变源程序的条件下，只需改变类属参量或函数， 就能轻易地改变设计的规模和结构。
Level)描述的IC，可用于不同的工艺。 HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。 HDL设计的电路类似于计算机编程。
常用的HDL语言：VHDL 、Verilog HDL
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3.1.1 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语
言。下面从使用方面将三者进行对比。 (1) 逻辑描述层次
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3.1.2 VHDL的优点 ❖ VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982年。 ❖1987年底， VHDL被IEEE ( The Institute of Electrical and Electronics Engineers)和美国国防 部确认为标准硬件描述语言。
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图3.1 MY74LS00的. 设计过程示意图
2．VHDL源程序 1) 2输入与非门NAND2的逻辑描述 -- IEEE库及其中程序包的使用说明
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体NAND2的说明 ENTITY NAND2 IS PORT(A，B：IN STD_LOGIC；
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➢ 1993年，IEEE对VHDL进行了修订，公布了新版 本的VHDL，即IEEE标准的1076-1993版本。
➢ 现在，VHDL和Verilog作为IEEE的工业标准硬件 描述语言，将承担起几乎全部的数字系统设计 任务。
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应用VHDL进行工程设计的优点是多方面的，具体如下：
(1) 与其他的硬件描述语言相比，VHDL具有更强的 行为描述能力
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例：简单VHDL语言的设计
1．设计思路 根据数字电子技术的知识，我们知道，
74LS00是一个四—2输入与非门，亦即该芯片 由四个2输入与非门组成，因此我们设计时可 先设计一个2输入与非门(如图3.1(a)所示)，再 由 四 个 2 输 入 与 非 门 构 成 一 个 整 体 —— MY74LS00(如图3.1(b)所示)。
Y：OUT STD_LOGIC)； END ENTITY NAND2；
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--实体NAND2的结构体ART1的说明 ARCHITECTURE ART1 OF NAND2 IS
BEGIN Y<=A NAND B； END ARCHITECTURE ART1；
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2) MY74LS00的逻辑描述 -- IEEE库及其中程序包的使用说明
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3.1.3 VHDL程序设计约定
(1) 语句结构描述中方括号“[ ]”内的内容为可选内 容。
(2) 对于VHDL的编译器和综合器来说，程序文字的大 小写是不加区分的。本书一般使用大写。
(3) 程序中的注释使用双横线“--”。在VHDL程序的 任何一行中，双横线“--”后的文字都不参加编译和 综合。
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3.1 概 述
HDL----Hardware Description Language 一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩
短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。
优点： HDL设计的电路能获得非常抽象级的描述。如基于RTL(Register Transfer
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➢ VHDL语言是一种高级描述语言，适用于行为级和 RTL级的描述，最适于描述电路的行为；
➢ Verilog语言和ABEL语言是一种较低级的描述语 言，适用于RTL级和门电路级的描述，最适于描 述门级电路。
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(2) 设计要求：
➢VHDL进行电子系统设计时可以不了解电路的结构细节； 后两者需要设计者了解电路的结构细节
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体MY74LS00的说明 ENTITY MY74LS00 IS
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(4) 为了便于程序的阅读与调试，书写和输入程序 时，使用层次缩进格式，同一层次的对齐，低层次的 较高层次的缩进两个字符。
(5) 考虑到大多数开发工具要求源程序文件的名字 与实体名必须一致， 建议各个源程序文件的命名均与 其实体名一致。
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3.2 VHDL程序基本结构
使用VHDL语言设计一个硬件电路时，至少 需要描述三个方面的信息：① 设计是在什么 规范范围内设计的，这就是库、程序包使用说 明；② 所设计的硬件电路与外界的接口信号， 这就是设计实体的说明；③ 所设计的硬件电 路其内部各组成部分的逻辑关系以及整个系统 的逻辑功能，这就是该设计实体对应的结构体 说明。
第3章 VHSIC Hardware Description Language.
3.1 3.2 3.3 3.4 3.5 3.6 3.7
概述 VHDL程序基本结构 VHDL语言要素 VHDL顺序语句 VHDL并行语句 子程序(SUBPROGRAM) VHDL描述风格
(3) 综合过程：
➢任何一种语言源程序，最终都要转换成门电路级才能 被布线器或适配器所接受。VHDL语言源程序的综合通 常 要 经 过 行 为 级 → RTL 级 → 门 电 路 级 的 转 化 。 而 Verilog语言和ABEL语言源程序的综合过程要经过RTL 级→门电路级的转化。
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(4) 支持的EDA工具： ❖支 持 VHDL 和 Verilog 的 EDA 工 具 很 多 ， 但 支 持 ABEL的综合器仅仅Dataio一家。 (5) 国际化程度： ❖VHDL和Verilog已成为IEEE标准，而ABEL正朝 国际化标准努力。
(2) VHDL具有丰富的仿真语句和库函数，能查验 设计系统的功能可行性，随时可对系统进行仿真模拟， 并做出判断。
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(3) 用VHDL完成一个确定的设计，可以利用EDA工具 把VHDL描述设计转变成门级网表。降低了开发成本。
(4) VHDL对设计的描述具有相对独立性。 (5) VHDL具有类属描述语句和子程序调用等功能， 在不改变源程序的条件下，只需改变类属参量或函数， 就能轻易地改变设计的规模和结构。
Level)描述的IC，可用于不同的工艺。 HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。 HDL设计的电路类似于计算机编程。
常用的HDL语言：VHDL 、Verilog HDL
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3.1.1 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语
言。下面从使用方面将三者进行对比。 (1) 逻辑描述层次
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3.1.2 VHDL的优点 ❖ VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982年。 ❖1987年底， VHDL被IEEE ( The Institute of Electrical and Electronics Engineers)和美国国防 部确认为标准硬件描述语言。
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图3.1 MY74LS00的. 设计过程示意图
2．VHDL源程序 1) 2输入与非门NAND2的逻辑描述 -- IEEE库及其中程序包的使用说明
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； --实体NAND2的说明 ENTITY NAND2 IS PORT(A，B：IN STD_LOGIC；
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➢ 1993年，IEEE对VHDL进行了修订，公布了新版 本的VHDL，即IEEE标准的1076-1993版本。
➢ 现在，VHDL和Verilog作为IEEE的工业标准硬件 描述语言，将承担起几乎全部的数字系统设计 任务。
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应用VHDL进行工程设计的优点是多方面的，具体如下：
(1) 与其他的硬件描述语言相比，VHDL具有更强的 行为描述能力
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例：简单VHDL语言的设计
1．设计思路 根据数字电子技术的知识，我们知道，
74LS00是一个四—2输入与非门，亦即该芯片 由四个2输入与非门组成，因此我们设计时可 先设计一个2输入与非门(如图3.1(a)所示)，再 由 四 个 2 输 入 与 非 门 构 成 一 个 整 体 —— MY74LS00(如图3.1(b)所示)。
Y：OUT STD_LOGIC)； END ENTITY NAND2；
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--实体NAND2的结构体ART1的说明 ARCHITECTURE ART1 OF NAND2 IS
BEGIN Y<=A NAND B； END ARCHITECTURE ART1；
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2) MY74LS00的逻辑描述 -- IEEE库及其中程序包的使用说明
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3.1.3 VHDL程序设计约定
(1) 语句结构描述中方括号“[ ]”内的内容为可选内 容。
(2) 对于VHDL的编译器和综合器来说，程序文字的大 小写是不加区分的。本书一般使用大写。
(3) 程序中的注释使用双横线“--”。在VHDL程序的 任何一行中，双横线“--”后的文字都不参加编译和 综合。
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3.1 概 述
HDL----Hardware Description Language 一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩
短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。
优点： HDL设计的电路能获得非常抽象级的描述。如基于RTL(Register Transfer