vhdl并入串出移位寄存器实验
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波形仿真
当load 由‘1’变为‘0’时，data-in为01100100。之后根据波形可知 每一 clk上升沿时，输出依次为0110010之后输出一直为最后一个值即‘0’
01100100
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硬件测试Biblioteka 实验连线： PIN-2接时钟信号 PIN-3~PIN-13分别接拨码开关 PIN-14输出接发光二极管
并入串出移位寄存器实验根据实验内容中介绍的4位并入串出移位寄存器的设计方法设计一个8位并入串出移位寄存器程序如下datain7
并入串出移位寄存器实验
常涛
根据实验内容中介绍的4位并入串 出移位寄存器的设计方法，设计一 个8位并入串出移位寄存器
程序如下
datain[7..0] 是八位数据输入 端，并行输入； clk 脉冲输入端，数据的移 位靠该引脚触发； load 是读入数据控制端； dataout 一位数据的输出端。
测试：现在拨码开关d0~d7为：00100101
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二次测试，现在拨码开关为d0~d7为10101010
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