TFT面板构造
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9
TFT元件的運作原理
D
S
Ids
線性區 飽和區 Vgd<Vth Vgs=Vth+8 Vgs=Vth+6 Vgs=Vth+4 Vgs=Vth+2
G
一 Vgs<Vth：感應通道未形成 Ids=0 二 Vgs&Vgd>Vth：形成感應通道
Vgs〈Vth
VDS
影響Ids之重要參數 1. Vth
2. un：Mobility Ids=1/2unCox(W/L)[(Vgs-Vth)Vds-Vds2] 三 Vgs>Vth&Vgd<Vth：進入夾止區(在 Drain側通道消失) 3. Cox：Gate到Channel的電容 4. W/L Ids=1/2unCox(W/L)(Vgs-Vth)2
6
TFT元件的運作原理
VSD D VGS > Vth G S
(1)Vgs>Vth：訊號讀取
D
D
S
G D S CLC G com
S
G TFT元件在閘極(G)給予適當電壓(VGS>起始電壓Vth ,註), 使通道(a-Si)感應出載子(電子)而使得源極(S)汲極(D)導 通。 【註】：Vth 為感應出載子所需最小電壓 。
褪 火 區
剝 膜 區 烘箱
INLINE 檢 查
檢 查
濕 蝕 刻 區
乾 蝕 刻 區
ARRAY
微 影 區
應接室
會 議 室 WC
立 體 倉 庫
NS
回風區
ELV
搬入 埸
1000
(ELV)
500 13000
15500
X
12
VID C GS
1.△V的大小關係如下: CGD:閘極與汲極間電容 CLC:液晶電容 CST:保持電路
VG
CGD
VP
CST
CLC
VCOM
(b)電路圖
2.此下降電壓△V與影像信號的極 性無關，永遠比畫素電位VP 下 降此一電壓值。因此，只要將彩 色濾光片的共用電極電位VCOM設 定成相對於信號線的中心電壓VC 低一偏移值△V，便可以使加在 畫素電極上的電壓成為正負對稱 的波形，使直流位準的電壓降誤 差到最小值。 13
SPC/芝蒲 Barlzers SPC/芝蒲 Barlzers TEL/Nikon Nikon/ Hitachi TEL/PSC DNS KLA/ORBO
19
Mask 3：PE (畫素電極形成)
A A A’
A’
1. 成膜前洗淨 2. 成膜ITO 3. 光阻塗佈/曝光/顯影 4. 顯影檢查/光阻寸檢 Nikon/Hitachi 5. 蝕刻(WET) 6. 光阻去除 7. 製程完成檢查
儲存電容
目的：降低TFT關閉時，因Cgs所引 起的 畫素電壓變化(Voltage Offset)。 Vg Source 線
Vg
Vs Gate 線 G D S Cst CLC Cgs
Com A A’
畫素電壓 VS
A
A’
V
14
TFT-LCD關於Array之重要參數
1. 臨界電壓：Vth 2. 電子遷移率(Mobility)：un Vp=unE 3. Ion/Ioff 4. 開口率(Aperture Ratio) (1)TFT；(2)Gate&Source 線；(3)Cst； (4)上下基板對位誤差；(5)Disclination of LC 5. 因Cgs產生之DC Voltage Offset 6. 訊號傳輸時的時間延遲(Time Delay)及 失真(Distortion)
通道與電極之接觸介面 (n+)a-Si：H
MASK 4-CH MASK 5-SD MASK 6-DC
Contact hole Source/Drain 電極 保護層
SiNx
17
Mask 1：GE (Gate電極形成)
A A A’
A’
1. 受入洗淨 2. 濺鍍Cr (4000A) 3. 成膜前洗淨 4. UV處理 5. 光阻塗佈/曝光/顯影 6. 顯影檢查/光阻寸檢 Nikon/Hitachi 7. 硬烤 8. Cr Taper蝕刻(WET) 9. 光阻去除 10.製程完成檢查
不良的影響，達到靜電保護的目的。
Source 線 或 Gate 線 尖 端 放 電
Gate Driver
Short Ring Source Driver 說明：Source 及 Gate皆以 Short Ring之電位為 參考電位。
26
ARRAY製程
BCE蝕刻 SE蝕刻 ITO:1000 Cr+Al+Cr SiNx:5000 a-Si:1500 n+ :300 SiNx:2000 Cr:4000 ITO蝕刻 ITO成膜 SD成膜 GI(H)成膜 SiNx蝕刻 SiNx成膜 a-Si成膜 SD蝕刻 n+成膜 GI(L)成膜 Gate蝕刻 Gate成膜
TFT-LCD的面板構造
1
Array面板說明
S1 G1 G2 G3 TFT Source 線
CLC
S2
S3
Sn-1 Sn
ITO
Gate 線 液晶電容
儲存電容 Gm-1 Gm
com
2
單一畫素結構
L
A
W
TFT S D
A’
A
A’
G
儲存電容(Cst)
B
B
B’
B’
3
Array 面板示意圖
S1 G1 G2 G3 S2 S3 Sn-2 Sn-1 Sn
完成!後流至 ARRAY TESTER工程
6. CD製程 1. GE製程 3. PE製程 2. SE製程 4. CH製程 5. SD製程
保護層(SiNx):5000
玻璃基板
ITO層:1000
半導體層(a-Si):1500 歐姆接觸層(n+ a閘極(Gate):4000 Si):300 閘極絕緣層 源極金屬層 汲極金屬層 (SiNx):2000+2000 (Source):1000+3000+1000 (Drain):1000+3000+1000 Cr + Al Cr + + Cr Al + Cr 27
1.Array 6道Mask工程中唯一沒有 成膜製程 2.蝕刻GI層(SiNx)，定義出不同層 金屬間的連接區
21
TEL/PSC DNS KLA/ORBO
Mask 5：SD (Source及Drain電極形成)
A A A’
A’
1. 成膜前洗淨 2. 成膜Cr/Al/Cr ULVAC/AKT 3. 光阻塗佈/曝光/顯影 4. 顯影檢查/光阻寸檢 Nikon/Hitachi 5. 蝕刻上層Cr(WET) 6. 硬烤 7. 蝕刻Al(WET) 8. 硬烤 9. 蝕刻下層Cr(WET) 10.蝕刻n+Si(DRY) 11.光阻去除
SPC/芝蒲
TEL/Nikon
DNS 光洋 DNS 光洋 DNS TEL/PSC 22 DNS
Mask 6：DC(保護層形成)
A
A’
A
A’
1. 成膜前洗淨 2. 成膜SiNx 3. 光阻塗佈/曝光/顯影 4. 顯影檢查 Nikon/Hitachi 5. 蝕刻(DRY) 6. 光阻去除 7. 退火
SPC/芝蒲 Barlzers TEL/Nikon
7
認識 TFT
D
S
D S
D
S
G
Gห้องสมุดไป่ตู้
G 1. TFT為一三端子元件。 2.在LCD的應用上可將其視為一開關。 3.為何要採 Inverted Staggered 之結構？
8
TFT元件的運作原理
VSD D
(2)Vgs<Vth：訊號保持
D
D
VGS〈Vth G
S
S
D S CLC
G
S
G
com
G 1.TFT元件在閘極(G)給予適當電壓。當VGS小於起始電壓 時沒有感應出載子則通道成斷路。 2.故TFT元件可看成開關,當VGS>Vth則ON,當VGS<Vth則 OFF。
v
(a)驅動波形圖
1.VG為掃描線電壓，VID為信號線電壓，分別加在TFT 的閘極，源極。 2.在T1時域(水平選擇期間)TFT ON，畫素電極電位VP會被 充電至信號電位VID 。在T2 時域(非選擇期間)TFT OFF， 在OFF的瞬間，VP會下降△V，此△V的大小與TFT元件 的閘極與汲極間的寄生電容CGD有關，因此在設計與製 程元件時盡量避免寄生電容的產生。
Gm-2 Gm-1 Gm
4
TFT元件
液晶 加入電壓
保持電容
1.因TFT元件的動作類似一個開關(Switch)，液晶元件的 作用類似一個電容，藉Switch的ON/OFF對電容儲存的 電壓值進行更新/保持。 2.SW ON時信號寫入(加入、記錄)在液晶電容上，在以外 時間 SW OFF，可防止信號從液晶電容洩漏。 3.在必要時可將保持電容與液晶電容並聯，以改善其保持 特性。
5
掃描線 信 號 線 G S D 液晶 RON ROFF 保持電容
1.上圖為TFT一個畫素的等效電路圖，掃描線連接同一列 所有TFT閘極電極，而信號線連接同一行所有TFT源極 電極。 2.當ON時信號線的資料寫入液晶電容，此時，TFT元件成 低阻抗(RON)，當OFF時TFT元件成高阻抗(ROFF)，可防 止信號線資料的洩漏。 3.一般RON與ROFF電阻比至少約為105以上。
15
Array面板訊號傳輸說明
Source Driver
Gate Driver
16
TFT Array組成材料
MASK 1-GE MASK 2-SE MASK 2-SE MASK 2-SE MASK 3-PE
Gate 電極 GI 層(Gate 絕緣層) Channel( 通道) 畫素電極
Cr SiNx (i)a-Si：H ITO Cr/Al/Cr
10
TFT之Vg V.S. Log Id圖
1.0x10-5 1.0x10-6
1.0x10-7
Log Id 1.0x10-8
1.0x10-9
1.0x10-10
1.0x10-11
-20 -10 0 Vg(V)
註：此圖為一特定之Vds下所量得
11
10
20
T1
T2
△
v
VC VCOM
△
v
VID
VP
△
VG
第一圖場 一圖框 第二圖場
TEL/PSC DNS 光洋
TFT元件製程結束 , 後流至ARRAY TESTER
23
Repair Ring的配置
Source Driver
24
Repair Ring的目的：Repair
Source 線開路
Source Driver
25
靜電保護：避免因Gate與Source電極的電壓差，而對TFT產生
SPC(島田) ULVAC/AKT SPC/芝蒲 東芝 TEL/Nikon
光洋 DNS DNS KLA/ORBO
18
Mask 2：SE (島狀半導體形成)
A
A’
A
A’
1. 2. 3. 4. 5. 6. 7. 8. 9.
成膜前洗淨 成膜SiNx 成膜前洗淨 成膜SiNx/a-Si/n+Si 光阻塗佈/曝光/顯影 顯影檢查 蝕刻(DRY) 光阻去除 製程完成檢查
SPC/芝蒲 ULVAC TEL/Nikon
DNS DNS KLA/ORBO
20
Mask 4：CH (Contact Hole形成)
A A A’ A’
1. 光阻塗佈/曝光/顯影 2. 顯影檢查/光阻寸檢 Nikon/Hitachi 3. 蝕刻(DRY) 4. 光阻去除 5. 製程完成檢查
TEL/Nikon
工埸 2樓 Block layout 圖
〈TFT 陣列 (TFT Array) 製造工程〉
50 0 10 00 搬入
維修區
爐室 化學氣相沉積區 濺鍍區
暫存 區2 ELV
760
受入洗淨區
暫存 區7 暫存 區6 暫存 區5 暫存 區4
暫存 區3
玄關
暫存 區1
55 00
38 00
搬入埸
ELV
成 膜 前 洗 淨
TFT元件的運作原理
D
S
Ids
線性區 飽和區 Vgd<Vth Vgs=Vth+8 Vgs=Vth+6 Vgs=Vth+4 Vgs=Vth+2
G
一 Vgs<Vth：感應通道未形成 Ids=0 二 Vgs&Vgd>Vth：形成感應通道
Vgs〈Vth
VDS
影響Ids之重要參數 1. Vth
2. un：Mobility Ids=1/2unCox(W/L)[(Vgs-Vth)Vds-Vds2] 三 Vgs>Vth&Vgd<Vth：進入夾止區(在 Drain側通道消失) 3. Cox：Gate到Channel的電容 4. W/L Ids=1/2unCox(W/L)(Vgs-Vth)2
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TFT元件的運作原理
VSD D VGS > Vth G S
(1)Vgs>Vth：訊號讀取
D
D
S
G D S CLC G com
S
G TFT元件在閘極(G)給予適當電壓(VGS>起始電壓Vth ,註), 使通道(a-Si)感應出載子(電子)而使得源極(S)汲極(D)導 通。 【註】：Vth 為感應出載子所需最小電壓 。
褪 火 區
剝 膜 區 烘箱
INLINE 檢 查
檢 查
濕 蝕 刻 區
乾 蝕 刻 區
ARRAY
微 影 區
應接室
會 議 室 WC
立 體 倉 庫
NS
回風區
ELV
搬入 埸
1000
(ELV)
500 13000
15500
X
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VID C GS
1.△V的大小關係如下: CGD:閘極與汲極間電容 CLC:液晶電容 CST:保持電路
VG
CGD
VP
CST
CLC
VCOM
(b)電路圖
2.此下降電壓△V與影像信號的極 性無關，永遠比畫素電位VP 下 降此一電壓值。因此，只要將彩 色濾光片的共用電極電位VCOM設 定成相對於信號線的中心電壓VC 低一偏移值△V，便可以使加在 畫素電極上的電壓成為正負對稱 的波形，使直流位準的電壓降誤 差到最小值。 13
SPC/芝蒲 Barlzers SPC/芝蒲 Barlzers TEL/Nikon Nikon/ Hitachi TEL/PSC DNS KLA/ORBO
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Mask 3：PE (畫素電極形成)
A A A’
A’
1. 成膜前洗淨 2. 成膜ITO 3. 光阻塗佈/曝光/顯影 4. 顯影檢查/光阻寸檢 Nikon/Hitachi 5. 蝕刻(WET) 6. 光阻去除 7. 製程完成檢查
儲存電容
目的：降低TFT關閉時，因Cgs所引 起的 畫素電壓變化(Voltage Offset)。 Vg Source 線
Vg
Vs Gate 線 G D S Cst CLC Cgs
Com A A’
畫素電壓 VS
A
A’
V
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TFT-LCD關於Array之重要參數
1. 臨界電壓：Vth 2. 電子遷移率(Mobility)：un Vp=unE 3. Ion/Ioff 4. 開口率(Aperture Ratio) (1)TFT；(2)Gate&Source 線；(3)Cst； (4)上下基板對位誤差；(5)Disclination of LC 5. 因Cgs產生之DC Voltage Offset 6. 訊號傳輸時的時間延遲(Time Delay)及 失真(Distortion)
通道與電極之接觸介面 (n+)a-Si：H
MASK 4-CH MASK 5-SD MASK 6-DC
Contact hole Source/Drain 電極 保護層
SiNx
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Mask 1：GE (Gate電極形成)
A A A’
A’
1. 受入洗淨 2. 濺鍍Cr (4000A) 3. 成膜前洗淨 4. UV處理 5. 光阻塗佈/曝光/顯影 6. 顯影檢查/光阻寸檢 Nikon/Hitachi 7. 硬烤 8. Cr Taper蝕刻(WET) 9. 光阻去除 10.製程完成檢查
不良的影響，達到靜電保護的目的。
Source 線 或 Gate 線 尖 端 放 電
Gate Driver
Short Ring Source Driver 說明：Source 及 Gate皆以 Short Ring之電位為 參考電位。
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ARRAY製程
BCE蝕刻 SE蝕刻 ITO:1000 Cr+Al+Cr SiNx:5000 a-Si:1500 n+ :300 SiNx:2000 Cr:4000 ITO蝕刻 ITO成膜 SD成膜 GI(H)成膜 SiNx蝕刻 SiNx成膜 a-Si成膜 SD蝕刻 n+成膜 GI(L)成膜 Gate蝕刻 Gate成膜
TFT-LCD的面板構造
1
Array面板說明
S1 G1 G2 G3 TFT Source 線
CLC
S2
S3
Sn-1 Sn
ITO
Gate 線 液晶電容
儲存電容 Gm-1 Gm
com
2
單一畫素結構
L
A
W
TFT S D
A’
A
A’
G
儲存電容(Cst)
B
B
B’
B’
3
Array 面板示意圖
S1 G1 G2 G3 S2 S3 Sn-2 Sn-1 Sn
完成!後流至 ARRAY TESTER工程
6. CD製程 1. GE製程 3. PE製程 2. SE製程 4. CH製程 5. SD製程
保護層(SiNx):5000
玻璃基板
ITO層:1000
半導體層(a-Si):1500 歐姆接觸層(n+ a閘極(Gate):4000 Si):300 閘極絕緣層 源極金屬層 汲極金屬層 (SiNx):2000+2000 (Source):1000+3000+1000 (Drain):1000+3000+1000 Cr + Al Cr + + Cr Al + Cr 27
1.Array 6道Mask工程中唯一沒有 成膜製程 2.蝕刻GI層(SiNx)，定義出不同層 金屬間的連接區
21
TEL/PSC DNS KLA/ORBO
Mask 5：SD (Source及Drain電極形成)
A A A’
A’
1. 成膜前洗淨 2. 成膜Cr/Al/Cr ULVAC/AKT 3. 光阻塗佈/曝光/顯影 4. 顯影檢查/光阻寸檢 Nikon/Hitachi 5. 蝕刻上層Cr(WET) 6. 硬烤 7. 蝕刻Al(WET) 8. 硬烤 9. 蝕刻下層Cr(WET) 10.蝕刻n+Si(DRY) 11.光阻去除
SPC/芝蒲
TEL/Nikon
DNS 光洋 DNS 光洋 DNS TEL/PSC 22 DNS
Mask 6：DC(保護層形成)
A
A’
A
A’
1. 成膜前洗淨 2. 成膜SiNx 3. 光阻塗佈/曝光/顯影 4. 顯影檢查 Nikon/Hitachi 5. 蝕刻(DRY) 6. 光阻去除 7. 退火
SPC/芝蒲 Barlzers TEL/Nikon
7
認識 TFT
D
S
D S
D
S
G
Gห้องสมุดไป่ตู้
G 1. TFT為一三端子元件。 2.在LCD的應用上可將其視為一開關。 3.為何要採 Inverted Staggered 之結構？
8
TFT元件的運作原理
VSD D
(2)Vgs<Vth：訊號保持
D
D
VGS〈Vth G
S
S
D S CLC
G
S
G
com
G 1.TFT元件在閘極(G)給予適當電壓。當VGS小於起始電壓 時沒有感應出載子則通道成斷路。 2.故TFT元件可看成開關,當VGS>Vth則ON,當VGS<Vth則 OFF。
v
(a)驅動波形圖
1.VG為掃描線電壓，VID為信號線電壓，分別加在TFT 的閘極，源極。 2.在T1時域(水平選擇期間)TFT ON，畫素電極電位VP會被 充電至信號電位VID 。在T2 時域(非選擇期間)TFT OFF， 在OFF的瞬間，VP會下降△V，此△V的大小與TFT元件 的閘極與汲極間的寄生電容CGD有關，因此在設計與製 程元件時盡量避免寄生電容的產生。
Gm-2 Gm-1 Gm
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TFT元件
液晶 加入電壓
保持電容
1.因TFT元件的動作類似一個開關(Switch)，液晶元件的 作用類似一個電容，藉Switch的ON/OFF對電容儲存的 電壓值進行更新/保持。 2.SW ON時信號寫入(加入、記錄)在液晶電容上，在以外 時間 SW OFF，可防止信號從液晶電容洩漏。 3.在必要時可將保持電容與液晶電容並聯，以改善其保持 特性。
5
掃描線 信 號 線 G S D 液晶 RON ROFF 保持電容
1.上圖為TFT一個畫素的等效電路圖，掃描線連接同一列 所有TFT閘極電極，而信號線連接同一行所有TFT源極 電極。 2.當ON時信號線的資料寫入液晶電容，此時，TFT元件成 低阻抗(RON)，當OFF時TFT元件成高阻抗(ROFF)，可防 止信號線資料的洩漏。 3.一般RON與ROFF電阻比至少約為105以上。
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Array面板訊號傳輸說明
Source Driver
Gate Driver
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TFT Array組成材料
MASK 1-GE MASK 2-SE MASK 2-SE MASK 2-SE MASK 3-PE
Gate 電極 GI 層(Gate 絕緣層) Channel( 通道) 畫素電極
Cr SiNx (i)a-Si：H ITO Cr/Al/Cr
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TFT之Vg V.S. Log Id圖
1.0x10-5 1.0x10-6
1.0x10-7
Log Id 1.0x10-8
1.0x10-9
1.0x10-10
1.0x10-11
-20 -10 0 Vg(V)
註：此圖為一特定之Vds下所量得
11
10
20
T1
T2
△
v
VC VCOM
△
v
VID
VP
△
VG
第一圖場 一圖框 第二圖場
TEL/PSC DNS 光洋
TFT元件製程結束 , 後流至ARRAY TESTER
23
Repair Ring的配置
Source Driver
24
Repair Ring的目的：Repair
Source 線開路
Source Driver
25
靜電保護：避免因Gate與Source電極的電壓差，而對TFT產生
SPC(島田) ULVAC/AKT SPC/芝蒲 東芝 TEL/Nikon
光洋 DNS DNS KLA/ORBO
18
Mask 2：SE (島狀半導體形成)
A
A’
A
A’
1. 2. 3. 4. 5. 6. 7. 8. 9.
成膜前洗淨 成膜SiNx 成膜前洗淨 成膜SiNx/a-Si/n+Si 光阻塗佈/曝光/顯影 顯影檢查 蝕刻(DRY) 光阻去除 製程完成檢查
SPC/芝蒲 ULVAC TEL/Nikon
DNS DNS KLA/ORBO
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Mask 4：CH (Contact Hole形成)
A A A’ A’
1. 光阻塗佈/曝光/顯影 2. 顯影檢查/光阻寸檢 Nikon/Hitachi 3. 蝕刻(DRY) 4. 光阻去除 5. 製程完成檢查
TEL/Nikon
工埸 2樓 Block layout 圖
〈TFT 陣列 (TFT Array) 製造工程〉
50 0 10 00 搬入
維修區
爐室 化學氣相沉積區 濺鍍區
暫存 區2 ELV
760
受入洗淨區
暫存 區7 暫存 區6 暫存 區5 暫存 區4
暫存 區3
玄關
暫存 區1
55 00
38 00
搬入埸
ELV
成 膜 前 洗 淨