基于TSPC原理的触发器工艺版图设计

苏州市职业大学
课程设计说明书
名称基于TSPC原理的D触发器0.35μm工艺版图设计2011年12月19日至2011年12月23日共1 周
院系电子信息工程系
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目录
第1章：绪论 (3)
1.1 版图设计的基础知识 (3)
1.1.1 版图设计流程 (3)
1.1.2 版图设计步骤 (3)
1.1.3 版图设计规则 (4)
1.1.4 版图设计验证 (5)
1.2 标准单元版图的设计 (6)
1.2.1 标准单元库的定义 (6)
1.2.2 标准单元库用途 (6)
1.2.3 标准单元设计方法 (6)
第2章：D触发器的介绍 (7)
2.1 D触发器 (7)
2.2 维持阻塞D触发器 (7)
2.2.1 维持阻塞D触发器的电路结构 (7)
2.2.2 维持阻塞D触发器的工作原理 (8)
2.2.3 维持阻塞D触发器的功能描述 (9)
2.3 同步D触发器 (9)
2.3.1 同步D触发器的电路结构 (9)
2.3.2 同步D触发器的工作原理 (10)
2.3.3 逻辑功能表示方法 (10)
2.4 基于TSPC原理的D触发器 (11)
2.4.1 构成原理 (11)
2.4.2 仿真波形 (11)
第3章：0.35um工艺基于TSPC原理的D触发器设计 (12)
3.1 动态D触发器电路图的设计步骤及电路图 (12)
3.2 动态D触发器版图的设计步骤及电路图 (13)
3.3 DRC、LVS验证 (14)
第4章：心得体会 (15)
参考文献 (16)
第1章：绪论
1.1 版图设计的基础知识
1.1.1 版图设计流程
版图设计是创建工程制图（网表）的精确的物理描述的过程，即定义各工艺层图形的形状、尺寸以及不同工艺层相对位置的过程。

其中版图设计的流程如图1.1.1所示。

图1.1.1
1.1.2 版图设计步骤
作为后端设计者，是集成电路从设计走向制造的桥梁，设计步骤包括以下几部分：
1、布局：安排各个晶体管、基本单元和复杂单元在芯片上的位置。

2、布线：设计走线、门间、单元间的互连。

3、尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。

4、版图编辑（Layout Editor）:规定各个工艺层上图形的形状、尺寸和位置。

5、布局布线（Place and route）:给出版图的整体规划和各图形间的连接。

6、版图检查（Layout Check）:设计规则检查(DRC,Design Rule Check)、电器规则检查
(ERC,Electrical Rule Check)、版图与电路图一致性检查(LVS,Layout Versus Schematic)。

1.1.3 版图设计规则
设计规则是设计人员与工艺人员之间的接口与协议，版图设计必须无条件的服从准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。

设计规则主要包括几何设计规则、电学设计规则以及走线设计规则。

其中几何设计规则通常有两类：
1、微米准则用微米表示版图中诸如最小特征尺寸和最小允许间隔的绝对尺寸。

2、λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。

电学设计规则分类如下：
1、拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。

2、λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ(λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类型有关）。

（1) 宽度规则：宽度指封闭几何图形的内边之间的距离。

（2）间距规则：间距指各几何图形外边界的距离。

1.1.4 版图设计验证
版图验证是采用专门的软件工具，对版图进行几个项目的验证，例如是否符合设计规则？版图与电路图是否一致？版图是否存在短路、断路以及悬空的节点？借助于计算机和Cadence软件的功能，对版图进行高效而全面的验证。

经过版图验证后，一次流片成功率大大提高。

验证工具包括五项：
（1）DRC(Design Rule Check)设计规则检查
（2）ERC(Electrical Rule Check)电器规则检查
（3）LVS(Layout Versus Schematic)版图与电路图一致性检查
（4）LPE(Layout Parameter Extruction)版图寄生参数提取
（5）PRE(Parasitic Resistance Extruction)寄生电阻提取
其中，DRC和LVS是必须做的验证，其余为可选项目。

凡是通过DRC和LVS验证的版图设计，基本上能一次流片成功。

Cadence中进行版图验证的工具主要有Dracula和Diva。

Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(LPE) 等一系列验证工作, 功能强于Diva。

通常做DRC选用Diva，完成后用Dracula运行LVS。

根据错误报告的提示, 修改版图的步骤为:
(1) 将错误文件导入Virtuoso 界面。

(2) 找到错误层, 根据错误提示进行修改。

(3) 更新gds II, 编译规则文件, 进行DRC 验证, 重复上述(1) , (2) 操作, 直至版图完全通过DRC 验证。

有一类错误比较隐蔽, 称为offgrid错误。

这类错误
是因为位置位于最小栅格的内部造成的, 这样的版图在制版中因分辨率的限制会对尺寸四舍五入, 造成数据的失真, 甚至可能违反设计规则, 故必须修改。

在最高层的offgrid错误易于修改, 移动该层或线使其位于栅格边界上,在底层的错误要descend 数层后, 修改instance才可完成。

1.2 标准单元版图的设计
1.2.1 标准单元库的定义
整套的标准单元库包括版图库、符号库、电路逻辑库等。

包含了组合逻辑、时序逻辑、功能单元和特殊类型单元。

是集成电路芯片后端设计过程中的基础部分。

一般每个工艺厂商在每个工艺下都会提供相应的标准单元。

1.2.2 标准单元库用途
标准单元库用来为布局布线工具提供支持，导出以下文档用来进行支持：
1、GDSII文件：包含了单元的版图信息，用来合成最终的全芯片版图；
2、LEF文件：本文件是SOC ENCOUNTER环境下用于进行布局布线的文件，该文件为布局布线工具提供了工艺信息和各个单元的几何特性；
3、时序文件：时序文件用于Design Complier及其他数字综合工具进行门级综合，用于SOC ENCOUNTER等布局布线工具进行时序优化和调节。

电路逻辑和符号库：用于进行大规模的芯片电路设计。

1.2.3 标准单元设计方法
标准单元设计方法是从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路。

标准单元设计方法的版图设计特点：
1、需要全套掩膜版，属于定制设计方法；
2、门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距；
3、标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由
度增大；
4、较高的芯片利用率和连线布通率；
5、依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时。

第2章：D触发器的介绍
触发器是构成时序逻辑电路的基本逻辑部件。

1、它有两个稳定的状态：0状态和1状态。

2、在不同的输入情况下它可以被置成0状态或1状态。

3、当输入信号消失后，所置成的状态能够保持不变。

所以，触发器可以记忆1位二值信号。

根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T'触发器、同步触发器、主从触发器。

2.1 D触发器
D触发器是最常用的触发器之一。

对于上升沿触发D触发器来说，其输出Q 只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q 则维持不变。

图2.1显示了上升沿触发D触发器的时序图。

图2.1
2.2 维持阻塞D触发器
2.2.1 维持阻塞D触发器的电路结构
维持阻塞D触发器的电路如下图所示。

从电路的结构可以看出，它是在基
本RS触发器的基础之上增加了四个逻辑门而构成的，C门的输出是基本RS触发器的置“0”通道，D门的输出是基本RS触发器的置“1”通道。

C门和D门可以在控制时钟控制下，决定数据[D]是否能传输到基本RS触发器的输入端。

E 门将数据[D]以反变量形式送到C门的输入端，再经过F门将数据[D]以原变量形式送到D门的输入端。

使数据[D]等待时钟到来后，通过C门D门，以实现置“0”或置“1”。

图2.2.1
2.2.2 维持阻塞D触发器的工作原理
D触发器具有置“0”和置“1”的功能。

设Q=0、[D]=1，当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图2所示。

在执行置“1”操作时，C门输出高电平；D门输出低电平，此时应保证置“1”和禁止置“0”。

为此，将D=0通过①线加到C门的输入端，保证C=1，从而禁止置“0”。

同时D=0通过②线加到F门的输入端，保证F=1，与CP=1共同保证D=0，从而维持置“1”，。

置“0”过程与此类似。

设Q=1、[D]=0，当CP来到后，触发器将置“0”。

在执行置“0”操作时，C门输出低电平，此时应保证置“0”和禁止置“1”。

为此，将C=0通过④线加到E门的输入端，保证E=1，从而保证C=0，维持置“0”。

同时E=1通过③线加到F门的输入端，保证F=0，从而使D=1，禁止置“1”。

电路图中的②线或④线都是分别加在置“1”通道或置“0”通道的同一侧，起到维持置“1”或维持置“0”的作用；①线和③线都是加在另一侧通道上，起阻塞置“0”或置“1”作用。

所以①线称为置“0”阻塞线，②线是置“1”维持
线，③线称为置“1”阻塞线，④线是置“0”维持线。

从电路结构上看，加于置“1”通道或置“0”通道同侧的是维持线，加到另一侧的是阻塞线。

2.2.3 维持阻塞D触发器的功能描述
1.特征表和特征方程
特征表就是Qn将也作为真值表的输入变量，而Qn + 1为输出，此时的真值表称为特征表。

有特征表可得特征方程：Qn+1=D 。

图 2.2.3
2.状态转换图和时序图
图2.2.3
2.3 同步D触发器
2.3.1 同步D触发器的电路结构
同步D触发器如图5.4.1所示，该电路可以把某一瞬时的输入信号保存下来，故可称为D锁存器，它是同步RS触发器演变而来的。

图中触发器的S端经过一个非门与R端相接，形成了只有一个输入端D的触发器。

这样无论D取1还是0，都可以满足RS=O的约束条件，从而避免了同步触发器中状态不定问题的出现，输入信号不受限制。

图2.3.1 电路结构
2.3.2 同步D触发器的工作原理
CP=0时，触发器的状态保持不变，即Qn+1=Qn；CP=1时，S=D,则同步触发器的特征方程Qn+1=D.即当CP=1时，触发器向何种状态翻转，有当前输入D确定：D=0，则Qn+1=0，D=1则Qn+1=1.
2.3.3 逻辑功能表示方法
1.同步D触发器的功能表
图2.3.3 同步D触发器的功能表
2.状态转换图和波形图
图2.3.3同步D触发器的状态转换图和波形图
2.4 基于TSPC原理的D触发器
2.4.1 构成原理
下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。

电路由11个晶体管构成，分为四级。

当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。

在此期间，第三级和第四级保持原来的输出状态。

当时钟信号由低电平变换到高电平时，第一级不再开启而且
第二级开始定值。

同时，第三级变为开启而且将采样值传送到输出。

注意，最末级(反相器)只用于获得不反相的输出电平。

2.4.2 仿真波形
仿真的TSPC DFF电路的输入，输出波形如图所示。

可见，电路可以工作在500MHz的时钟频率上。

因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。

第3章：0.35um工艺基于TSPC原理的D触发器设计
3.1 动态D触发器电路图的设计步骤及电路图
（1）进入UNIX系统，Open terminal即打开终端；
（2）icfb&→回车→进入Cadence软件,即会弹出Icfb-Log:/home/004/CDS.log对话框；
（3）新建一个单元：File→New→Cellview→在Cellname中输人“D-TSPC”→View name:Schematic→Tool:Composer—Schematic;即可以弹出Virtuoso@ Schematic Editing:luwei D-TSPC Schematic对话框，开始电路图的绘制；
(4) 画PMOS管：快捷键i→进入Add Instance窗口→单击Browse→Library里选择analogLib→Cell里选择pbsim4→View里选择symbol→close→修改参数; （5）NMOS管的画法与步骤4相同；
（6）输入输出信号的绘制：快捷键p→弹出“Add Pin”对话框→Direction里选
择input/output→pin Names里写入D/CLK/Q;
（7）连线：单击连线→连接即可；这样就可以得到如下图所示的电路图
图3.1 D触发器的原理图
3.2 动态D触发器版图的设计步骤及电路图
（1）在Icfb-Log:/home/004/CDS.log对话框中，File→New→Cellview→在Cellname：“D-TSPC”→View name:Schematic→Tool:Composer—Virtuoso，即弹出Virtuoso@ Layout Editing : luwei D-TSPC Layout对话框；
根据电路图绘制版图
1.先画PMOS管，画出出有源区，注意宽度为1.5um；其次画出栅，注意长度为0.35um;其次是衬底连接；看好串并联，源极和漏极的连接，源极和源极的连接等；在打接触孔后一定要画出金属层；最后不能忘记离子注入区SP、SN和N 阱的绘制；
2. NMOS管的画法与步骤1相同；
3.完成整个D-TSPC触发器的绘制及绘制输入、输出；
4.标标签：注意要用TTXT进行标注；这样版图就算完成了，其图如下所示：
图3.2 D触发器的版图
3.3 DRC、LVS验证
设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要。

所以在原理图与版图都画完后要进行设计规则验证（DRC）和版图与电路验证(LVS)。

1. 设计规则验证（DRC）
点击calibre → DRC弹出菜单栏，在DRC菜单下的SETUP中，给出错误文件的路径，即可将错误报告与Virtuoso的图形界面结合起来，根据错误层的提示，在图中直接修改即可。

根据错误报告的提示，修改版图的步骤为：（1）将错误文件导入Virtuoso界面。

（2）找到错误层，根据错误提示进行修改。

（3）更新编译规则文件，进行DRC验证，重复上述（1），（2）操作，直至版图完全通过DRC验证。

2. 版图与电路验证(LVS)
首先将原理图导出，再切换到版图界面单击calibre → LVS进行验证，错误报告中出现的问题一般都是晶体管之间漏连，或者连错等等。

将能改掉的错误要全部改掉，直到通过LVS的验证。

3. 结论
版图通过了DRC和LVS的验证，而且也满足了设计要求。

第4章：心得体会
通过这次课程设计，我了解了版图的整体布局布线，以及其在版图设计中占据的重要地位，必须统筹规划版图的各个部分才能在满足设计规则的前提下，画出更小更好的版图。

版图设计的课程仅仅是几天而已，却大大提升了我的整体布局布线的能力。

通过实践加深自己对版图设计的了解，而非课本上的泛泛而谈。

从原理图到版图，各个部分的设计摆放都有着巨大的关系，只有很好的把握才会成功的完成版图的设计，这就是课程设计的目的，很好的锻炼我的识图、辨图和画图的能力。

课程设计的首要工作就是要根据电路的功能要求在编辑器里画出原理图，同时要简单检验下原理图是否满足设计要求。

然后就是根据画好的原理图在版图编辑器里画版图，调用一些简单的MOS管，在满足设计规则的前提下，快速有效的
完成版图的绘制，尽量做到在最小的面积下拥有最好的性能。

这个不步骤至关重要，必须很好的了解原理图，合理的版图布局布线，一旦出现差错，在后面的验证检查时会花费大量的时间精力，得不偿失。

完成版图的设计绘画，就进行检查。

一般的检查包括设计规则检查 (DRC,Design Rule Check)、电器规则检查(ERC,Electrical Rule Check)、版图与电路图一致性检查(LVS,Layout Versus Schematic)。

在这几项检查通过后，版图的设计才算告一段落。

这几项检查可能出现很多的报错信息，必须准确的找出并改正，这时很好地完成原理图的设计和版图的绘制就显得尤为重要了。

这次的课程设计只是就基于TSPC原理的D触发器进行设计，它只是最简单的版图设计，但是却很好的提升了我们的动手能力。

对于初次接触版图设计的我来说，也是一个很好的经验。

不仅仅是对专业知识的考察，也是对整体布局布线能力的提高。

参考文献
1. 胡晓慧[1,2] 沈继忠[1,2] 周威[1] 低功耗动态三值CMOS D触发器设计浙江大学学报：理学版2007-34-3
2. COMS数字集成电路分析：分析与设计第3版/（美）康松墨，（美）列波列比西著；王志功等译。

北京：电子工业出版社，2009.6
3. Dan Clein 著邓红辉等译COMS集成电路版图——概念、方法与工具电子工业出版社2006.03
4. Wolf 著张欣等译现代VLSI设计科学出版社2004.02
5. Tanner 著孙润等译集成电路设计教程北京希望电子出版社2001.06
6. 石春琦，吴金，常昌远，等.LVS版图验证方法的研究［J］.电子器件，2002，
25（2）：165。