课程设计——6位数字频率计

数字电子技术课程设计报告题目：6位数字频率计
学年：2009-2010 学期： 2
专业电子信息工程班级：
学号：姓名：
指导教师：
时间：2010 年 3 月8日～2010 年 3 月11 日
浙江万里学院电子信息学院
浙江万里学院电子信息学院课程设计报告
一、设计任务书
设计一个6位数字频率计，测量范围为000000~999999；
应用QuartusII_7.2以自底向上层次化设计的方式设计电路原理图；
应用FPGA实验开发板下载设计文件，实现电路的功能。

二、设计框图及整体概述
1.设计框图
2、主要芯片及作用
T触发器：将2HZ的频率翻转成1HZ。

74192：1个74HC192能实现0~9的计数功能，6个74HC192可以连成0~999999的计数。

74374：是8位的锁存器，可以选用3个来设计24位的锁存器。

74374将计数器输出的测量数据暂时储存起来，并提供给数码管显示。

7448：是BCD—7段译码器，用来显示测量结果。

3、设计原理说明
数字频率计是专门用于测量交流信号周期变化速度的一种仪器，频率的定义是每秒时间内交流信号（电压或电流）发生周期性变化的次数。

因此频率计的任务就是要在1秒钟时间内数出交流信号从低电平到高电平变化的次数，并将测得的数据通过数码管显示出来。

50MHz时钟信号通过模块VHDL语言源程序变成2Hz的时钟信号，通过T触发器将2HZ翻转成1HZ，1HZ经过分频产生3个电平信号，1秒脉宽的高电平提供给计数器工作；1秒脉宽的高电平提供给锁存器工作；0.5秒脉宽的高电平用于计数器清零。

有了这三个电平信号，就可以用6片74192工作来计数000000~999999，74374用来锁存计数器输出的测量数据，再用7448译码器来显示出来。

三、各单元电路的设计方案及原理说明
1. 时钟分频模块
时钟分频原理图
原理：50MHz时钟信号通过模块VHDL语言源程序变成2Hz的时钟信号。

将T触发器的T端接高电平，T触发器则转化为T’触发器，2HZ的脉冲通过它变为1HZ。

2. 时序产生模块
时序产生原理图
原理：脉冲通过T’触发器再次翻转后又变为0.5HZ，EN就是触发器Q输出的脉冲，得到1秒脉宽的高电平，提供给计数模块工作；CLK是触发器Q输出的脉冲经过非门之后的脉冲，也得到1秒脉宽的高电平，提供给锁存模块工作；CLR是经过非门之后的脉冲和1HZ的脉冲经过非门之后再经过与门之后输出的脉冲，所以当输入的1HZ脉冲为低电平和CLK的脉冲为高电平时为高电平，得到0.5秒脉宽的高电平，用于计数器清零。

1Hz的时钟经过分频产生以下3个电平信号：1秒脉宽的高电平，提供给计数模块工作；1秒脉宽的高电平，提供给锁存模块工作；0.5秒脉宽的高电平，用于计数器清零。

3．6位十进制计数模块
6位十进制计数原理图
原理：将74192的UP端接脉冲（该脉冲由EN和外来脉冲CLK通过与门得到，当EN 和CLK脉冲都为高电平时得到），DN端接高电平为加法器，将CON端接下一个74192的UP端，进行进位。

1个74HC192能实现0~9的计数功能，取6个74HC192可以连成0~999999的计数。

工作时，当外来脉冲停止或EN为0，CLK为1，CLR为1，计数器停止计数，同时CLR工作，数据清零。

4. 24位数据锁存模块
24位数据锁存原理图
原理：74374是三态反相八D锁存器，有一个被测信号输入端CLK，OEN是输入使能端，低电平有效，所以要接地。

由于要锁存24位，则要用3片74374锁存器，就是将6片74192输出的测量数据都锁存起来，则将74374的八个输入端分成2组。

当ＣＬＫ为高电平时锁存器工作，将数据锁定，将计数器输出的测量数据暂存起来，并提供给数码管显示。

5. 数码管译码模块
数码管译码原理图
原理：７４４８是共阴数码管，高电平驱动。

LTN是测试灯。

ＲＢＩＮ，ＢＩＮ是消影，低电平有效所以都接高电平。

频率器是要用6个共阴数码管来显示的，但开发的FPGA 实验板上有4个数码管已经配置好CD4511译码器，剩下的两个是7位二进制直接驱动的，因此只需要将锁存器输出的4位二进制数进行译码，就选用了２个7448译码器，
四、结果分析
各个模块分别编译成功后，新建一个文件夹，将各模块有用的文件加入新建的文件夹中。

然后重新建立工程，画出电路设计总图，编译成功后，将原理图中各个引脚与FPGA实验开发板EP2C5T144C8芯片管脚锁定表中相符编写好，再编译一次成功后下载到实验开发板进行测试。

测试时选择不同的频率，使数码管从0~999999显示。

如果数码管显示位置与显示器位置不同，则问题可能是各模块之间连接出错，或芯片管教编错。

若显示器显示都为零，则可能是时钟分频模块或时序模块出错，或是某处引脚没编号。

五、体会和总结
一周的数电课程设计课，让我学会了很多，使我更加了解了QuartusII_7.2软件的功能及使用方法，同时也加深了自己对数电专业知识方面的认识。

刚开始上课时，老师跟我们说了这门课的要求是设计一个6位数字频率计，我听了以后觉得很难，感觉无从下手。

后来照着老师的要求，先画一个设计草图，考虑好用那些芯片，再分别用QuartusII_7.2软件以自底向上层次化设计的方式设计电路的每个模块，各模块编
译仿真成功后，再把每个模块连接起来，画出电路总原理图。

在老师的带领下，我经过反复的练习，终于把6位数字频率计设计好了。

通过这一周的学习，我认识到要设计一种东西，不仅需要掌握一定的知识，耐心和细心也是必不可少的。

这次课程设计，同时也加强了我们动手、思考和解决问题的能力。

附录一：电路设计总图
附录二、50MHz变成2Hz的模块VHDL语言源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity clk50Mto2Hz is
port (clk50M : in std_logic;clk2Hz: out std_logic);
end clk50Mto2Hz;
architecture aa of clk50Mto2Hz is
signal count_5000: integer range 0 to 4999;
signal count: integer range 0 to 2500;
signal clk_10Khz,clk_2Hz :std_logic;
begin
process(clk50M)
begin
if clk50M'event and clk50M='1' then
if count_5000=4999 then
count_5000<=0;
clk_10Khz<='0';
else
count_5000<=count_5000+1;
clk_10Khz<='1';
end if;
end if;
end process;
process(clk_10Khz)
begin
if clk_10Khz'event and clk_10Khz='1' then
if count=2499 then
count<=0;
clk_2Hz<=not clk_2Hz;
else
count<=count+1;
end if;
end if;
end process;
clk2Hz<=clk_2Hz;
end aa;
附录三、FPGA实验开发板EP2C5T144C8芯片管脚锁定表。