多功能电子钟的设计与仿真

目录中文摘要 (1)英文摘要 (2)1 设计背景 (3)1.1 VLSI及其设计工具发展概况 (3)1.2 HDL概述 (4)1.2.1 VHDL简介 (6)1.2.2 Verilog HDL简介 (7)1.2.3 VHDL和Verilog HDL综合比较 (9)1.3 EDA软件工具概述 (9)2 测试平台的建立 (11)2.1 测试平台概述 (11)2.2 测试平台的构造 (12)2.3 测试平台的编写准则 (13)2.4 测试程序的编写风格 (14)2.5 自动化验证 (16)3 多功能电子钟的设计和仿真 (18)3.1 设计说明 (18)3.2 信号说明 (18)3.3 设计实现 (19)3.3.1 数字钟与调时模块 (20)3.3.2 跑表模块 (23)3.3.3 闹钟设置模块 (25)3.3.4 日期计数及其设置模块 (27)3.3.5 显示模块 (29)3.3.6 报时模块 (30)3.3.7 分频模块 (31)3.3.8 功能指示 (32)3.3.9 按键模式切换 (32)3.4 模拟仿真 (33)3.4.1 仿真软件ModelSim简介 (33)3.4.2 仿真流程概述 (33)3.4.3 测试平台及仿真结果 (34)结论 (43)谢辞 (44)参考文献 (45)多功能电子钟的设计与仿真摘要：随着EDA技术的发展，使用硬件描述的设计方法已经成了为一种趋势。

用HDL描述电路的功能、信号连接关系以及定时关系能更有效的表述电路的特性。

在众多的硬件描述语言中只有VHDL和Verilog HDL以它们完美精确的性能优势最终成为了标准语言，并且它们还在不断完善发展中。

随着设计尺寸和复杂度的增加，数字设计验证的困难程度也在增加。

为了面对这种挑战，验证工程师们要依靠多种验证工具和方法。

对于那些设计大规模的、百万门级的设计，工程师们通常会使用一系列的形式化验证工具。

然而，对于小规模的设计，设计工程师们通常发现了带有测试平台的硬件描述语言的仿真器工作最佳。

本论文的主要工作是以多功能电子钟为载体，对硬件描述语言的设计方法和测试平台进行研究和应用。

本论文首先研究了VLSI的发展概况和硬件描述语言VHDL和Verilog HDL,然后研究了构建有效测试平台的方法，最后使用Verilog语言对多功能电子钟进行RTL级设计，并通过ModelSim软件进行RTL级仿真。

关键字：电子设计自动化，硬件描述语言，测试平台，仿真合肥工业大学理学院电子科学与技术专业2006届毕业论文集Abstract: Designing with HDL has become a trend as the development of EDA tool. HDL can describe the characteristic of circuiteffectively when describing the function, connection and timingof circuit. VHDL and Verilog HDL become into the standard owingto their best capability. Also they are now in developing. Dueto increases in design size and complexity, digital designverification has become an increasingly difficult and laborioustask. To meet this challenge, verification engineers rely onseveral verification tools and methods. For large,multi-million gate designs, engineers typically use a suite offormal verification tools. However, for smaller designs, designengineers usually find that HDL simulators with testbencheswork best. The main work is to study and apply the testbenchesand the methods in design with HDL, and multifunctional electricclock being the carrier of all. First of all, the thesisintroduces the development of VLSI and HDL. Then it describeshow to write efficient testbenches. Finally, the author designsa multi functional electric clock with Verilog HDL and makesa functional stimulation in Modelsim.Keywords:EDA, Hardware Description Language, testbenches, simulation多功能电子钟的设计与仿真1 设计背景1.1 VLSI及其设计工具发展概况1952年5月，雷达专家G.W.A.Dummer首先提出了集成电路的概念。

时隔6年之后，1958年9月，美国德州仪器TI(Texas Instruments)的Jack Kilby成功地生产出了第一个简单晶体震荡器集成电路。

自第一块集成电路(IC，Integrated Circuit)的发明之日起，IC的发展已经历了小规模IC、中规模IC、大规模IC、超大规模IC和特大规模IC的不同阶段。

如今，每个芯片可以集成数亿个以上的晶体管。

当然了，随着集成电路的发展，也出现了许多集成电路设计工具,如：CAD、 CAE 、EDA等。

当集成电路发展到20世纪80年代时，出现了超大规模集成电路，当时人们采用计算机辅助设计(CAD，Computer-Aided Design)和计算机辅助工程(CAE，Computer Aided Engineer)技术进行芯片的设计和生产；到了20世纪90年代，出现了特大规模集成电路，人们则采用电子设计自动化(EDA，Electronic Design Automation)技术进行芯片的设计；到了21世纪初，半导体工艺和电路设计水平的发展使在一个芯片上集成一个系统成为可能，即出现了SoC(System on Chip)技术，相应地也出现了许多急需解决的问题。

在CAD/CAE技术中，主要解决从给定电路图到版图和测试生成的自动转化问题；在EDA技术中，主要解决从给定概念到电路图的自动转化问题。

而且新技术一般都涵盖和改进了已有的技术，例如，EDA技术涵盖了CAD/CAE技术等。

CAD技术的出现主要用来帮助设计人员进行电路性能的分析和完成电路版图的编辑，如何在计算机上完成复杂的运算并解决图形的编辑及设计规则的检查是需要解决的主要问题。

CAD技术主要以晶体管级的性能仿真和多层版图的手工编辑为主，并形成了众多的单点工具。

CAD技术的出现将部分设计从手工劳动中解放出来，同时建立了模拟的概念和基本理论。

CAE技术主要用来进行集成电路设计、开发与生产过程的标准化，同时实现各个层面上集成电路设计活动的自动化。

这种技术需要解决的主要难题是如何建立集成电路的标准设计库，如何解决不同层面设计的接口等问题。

这个时期出现了标准设计库，出现了硬件描述语言Verilog和VHDL,出现了全线设计工具。

CAE 孕育了众多的新思想，例如可测性设计，出现了集成电路设计工具的全线产品，合肥工业大学理学院电子科学与技术专业2006届毕业论文集形成了集成电路设计、开发和生产流程。

EDA技术的出现主要用来实现从概念到设计的自动化，实现电子系统设计与芯片设计的融合，需要解决的主要难题是电路综合理论的创立和完善，电路验证理论的创立和发展。

这个时期的主要特征是广泛使用硬件描述语言和逻辑综合理论进行电路设计。

电路验证理论和方法逐渐成熟，行为综合理论开始形成，产生了众多的新思想和新方法，如时序验证等，实现了集成电路设计工作的重点转移，形成了新一代集成电路设计方法学。

1.2 HDL概述用传统的硬件设计方法对系统进行设计并调试完成后形成的硬件设计文件，主要是由若干张电原理图构成和表述。

在电路图中详细地标注了各逻辑元件、器件的名称和互相间的信号连接关系。

该文件是用户使用和维护的依据。

对于小系统，这种电原理图可能只有数十张或数百张，但对于大系统，硬件比较复杂，这样的电原理图可能就会达到几千张、几万张，甚至几十万张。

如此多的文件给归档、阅读、修改和使用带来了极大的不便。

随着计算机技术和大规模、超大规模集成电路技术的发展，采用语言的方式对硬件进行描述已经成为一个重要的方法。

用HDL（Hardware Description Language）描述电路的功能、信号连接关系以及定时关系能更有效的表述电路的特性。

人们利用HDL编程来进行系统硬件的设计和仿真，甚至可以将较高设计层次的描述（如行为描述）自动地转化为较底层次描述（门级描述），即逻辑综合，这样即使不是很精通硬件设计的技术人员也能实现硬件系统的设计。

目前世界上有百余种硬件描述语言，如：VHDL、Superlog、Verilog、SystemC、Cynlib C++、C Level等等。

虽然各种语言各有所长，但真正成为标准的只有VHDL和Verilog HDL。

VHDL是由美国国防部开发的,1987年成为IEEE标准（IEEE Std 1706-1987）。

Verilog HDL是由GDA(Gate Way Design Automation)公司在1983年开发的，经过诸多修改，1995年，Verilog HDL成为IEEE标准利用HDL设计硬件系统的方法归纳起来有以下几个优点：⑴采用自上而下(Top-down)的设计方法（如下图）多功能电子钟的设计与仿真图1.1 Top-down设计方法示意图VLSI芯片包括Soc，基本上都是采用自上而下(Top-down)的方法进行设计,其顺序依次为：行为设计、结构设计、逻辑设计、电路设计和版图设计。

所谓自上而下的设计方法，就是从系统总体要求出发，自上而下地逐渐将设计内容细化，直至达到可以有效设计的硬件层次，最后完成硬件设计的设计方法。