数字电路课程设计—数字频率计设计报告
数电课程设计报告-数字频率计
数电课程设计报告：频率计目录一、设计指标二、系统概述1.设计思想2.可行性论证3.工作过程三、单元电路设计及分析1.器件选择2.设计及工作原理分析四、电路的组构及调试1.遇到的问题2.现象记录及原因分析3.解决及结果4.功能的测试方法、步骤、设备、记录的数据五、总结1.体会2.电路总图六、参考文献一、设计指标设计指标：要求设计一个测量TTL方波信号频率的数字系统。
测试值采用4个LED七段数码管显示，并以发光二极管只是测量对象（频率）的单位：Hz、kHz。
频率的测量范围有四档量程。
1）测量结果显示四位有效数字，测量精度为万分之一。
2）频率测量范围：100.1Hz——999.9kHz，分为：第一档： 100.0Hz——999.9Hz第二档： 1.000kHz——9.999kHz第三档： 10.00kHz——99.99kHz第四档： 100.0kHz——999.9kHz3）量程切换可以采用两个按键SWB、SWA手动切换。
扩展要求：一、当被测频率大于999.9kHz，超出最大值时，设置亮一个警灯，并同时发出报警声音。
二、自动切换量程提示：1.计数器计到9999时，产生溢出信号CO，启动量程加档。
2.显示不足4位有效数字时量程减档。
三、各量程输出信号的频率最高位有效数字为1、2、3、4、5、6、7、8、9。
二、系统概述1.设计思想周期性信号频率可通过记录信号在1s内的周期数来确定其频率。
累计标准时间Ts中被测信号的脉冲个数Nx，被测信号频率：fx≈Nx/Ts测量时间Ts选择：由于测量时间Ts需要根据被测信号的频率切换，所以通常对振荡时钟进行分频以获得不同的定时时间。
采样定时、显示锁存、计数器清零的控制时序波形图2.可行性论证用计数器实现记录周期数的功能；用时基信号产生计数时间作为采样时间；用四位动态扫描通过数码管显示结果；因为如果计数器直接把数据输入到数码管显示，那么数码管的数据就会不断变化，累计增加的情况，所以采用锁存器，在每个时间信号内，通过一个高电平使能有效，将计数器的数值锁存到寄存器或者锁存器；为了不要让每次锁存的数据会比上次增加一个基数，而计数器的连续计数累积计数，所以要对每次锁存后立即清零，让计数器从零开始计数。
EDA课程设计报告,数字频率计
. I目录前言01. 总体设计方案11.1总体设计方案12. 单元模块设计12.1十进制计数器设计12.1.1 十进制计数器原件t10设计12.1.2 位十进制计数器的顶层设计22.2闸门控制模块EDA设计32.2.1 定时信号模块Timer32.2.2 控制信号发生器模块T_con42.3译码显示模块42.3.1 显示存放器设计42.3.2 译码扫描显示电路52.3.3 译码显示模块的顶层电路设计73. 软件测试83.1测试的环境83.2调试和器件编程84. 设计总结85. 参考文献9前言在电子技术高度开展的今天，各种电子产品层出不穷，而频率作为设计的最根本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程的自动化等优点。
数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器，它的根本功能是测量正弦信号、方波信号、尖脉冲信号以及其它各种单位时间变化的物理量。
当今国外厂家生产的数字频率计在功能和性能方面都比拟优良，而且还在不断开展中，但其构造比拟复杂，价位也比拟高，在测量精准度要求比拟低的测量场合，使用这些数字频率计就不够经济合算。
我所设计的这款数字频率计能够可靠实现频率显示功能，原理及构造也比拟简单本次所做的课程设计就是一个数字频率计，能测量1HZ～9999HZ的矩形波信号，并正确地显示所测信号的频率值。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比拟复杂，而且会产生比拟大的延时，造成测量误差、可靠性差。
随着现场可编程门阵列FPGA 的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
采用FPGA现场可编程门阵列为控制核心，通过硬件描述语言VHDL编程，在Quartus‖仿真平台上编译、仿真、调试，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量各种常用的波形信号的频率，而且还能对其他多种物理量进展测量。
数字频率计设计报告
数字频率计设计报告数字频率计设计报告一、设计目标本次设计的数字频率计旨在实现对输入信号的准确频率测量，同时具备操作简单、稳定性好、误差小等特点。
设计的主要目标是实现以下功能：1. 测量频率范围：1Hz至10MHz；2. 测量精度：±0.1%；3. 具有数据保持功能，可在断电情况下保存测量结果；4. 具有报警功能，可设置上下限；5. 使用微处理器进行控制和数据处理。
二、系统概述数字频率计系统主要由以下几个部分组成：1. 输入信号处理单元：用于将输入信号进行缓冲、滤波和整形，以便于微处理器进行准确处理；2. 计数器单元：用于对输入信号的周期进行计数，并通过微处理器进行处理，以得到准确的频率值；3. 数据存储单元：用于存储测量结果和设置参数；4. 人机交互单元：用于设置参数、显示测量结果和接收用户输入。
三、电路原理数字频率计的电路原理主要包括以下步骤：1. 输入信号处理：输入信号首先进入缓冲器进行缓冲，然后通过低通滤波器进行滤波，去除高频噪声。
滤波后的信号通过整形电路进行整形，以便于微处理器进行计数。
2. 计数器单元：整形后的信号输入到计数器，计数器对信号的周期进行计数。
计数器的精度直接影响测量结果的精度，因此需要选择高精度的计数器。
3. 数据存储单元：测量结果和设置参数通过微处理器进行处理后，存储在数据存储单元中。
数据存储单元一般采用EEPROM或者Flash 存储器。
4. 人机交互单元：人机交互单元包括显示屏和按键。
用户通过按键设置参数和查看测量结果。
显示屏用于显示测量结果和设置参数。
四、元器件选择根据系统设计和电路原理，以下是一些关键元器件的选择：1. 缓冲器：采用高性能的运算放大器，如OPA657；2. 低通滤波器：采用一阶无源低通滤波器，滤波器截止频率为10kHz；3. 整形电路：采用比较器，如LM393；4. 计数器：采用16位计数器，如TLC2543；5. 数据存储单元：采用EEPROM或Flash存储器，如24LC64；6. 显示屏：采用带ST7565驱动的段式液晶显示屏，如ST7565R。
数字频率计的设计实验报告
数字频率计的设计实验报告实验名称：数字频率计的设计实验日期：2021年7月1日实验目的：设计并实现一个基于计数器的数字频率计，使用计数器测量输入信号的频率，并将结果显示在数码管上。
实验器材：FPGA开发板、数字频率计模块、计数器模块、数码管模块。
实验原理：1. 计数器模块设计一个计数器模块，用于计数示波器输入脉冲信号的时间。
计数器的计数时间可以根据需要进行调整。
2. 数字频率计模块设计一个数字频率计模块，用于将计数器的计数时间转换为输入信号的频率。
通过计算计数器的计数值来计算频率，并将结果显示在数码管上。
3. 数码管模块设计一个数码管模块，用于将数字频率计模块计算出的频率值转换为可以在数码管上显示的数码。
实验步骤：1. 搭建实验电路将FPGA开发板连接到计数器模块、数字频率计模块和数码管模块。
2. 编写Verilog代码根据上述原理，编写计数器模块、数字频率计模块和数码管模块的Verilog代码。
3. 编译代码并下载到FPGA开发板使用Xilinx Vivado软件将Verilog代码编译成比特流文件，并将比特流文件下载到FPGA开发板中。
4. 测试实验将示波器的输出信号连接到数字频率计的输入端，并将数字频率计连接到数码管。
通过计算数字频率计的输出，验证数字频率计的测量准确性。
实验结果：经过测试，数字频率计的测量准确度在实验误差范围内。
输入不同频率的信号时，数码管能够正确显示频率值。
实验总结：通过本次实验，成功设计并实现了一个基于计数器的数字频率计。
该实验不仅巩固了计数器、数码管等模块的设计知识，也提高了学生的Verilog编程能力。
在实验中，学生还学习了如何使用FPGA开发板进行数字电路实验，以及测试和验证数字电路的方法和技巧。
数字频率计设计报告
（1）四个段寄存器：代码段寄存器、数据段寄存器、附加段寄存器、堆栈段寄存器；
（2）指令指针寄存器；
数字频率计设计报告
一、设计要求
近年来，在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
本设计实现一个由微机控制的数字频率计。具体要求如下：
1.能测量1Hz—10MHz频率范围的矩形和正弦波的频率或周期。
2.在全频率范围内测量误差≤0.1%。
3.以十进制数字显示出被测信号的频率或周期。
二、设计目的
1.进一步掌握8253、8255A的原理及应用方法。
2.熟悉数字频率计的测量原理与实现方法。
3.掌握微机化数字频率计的设计电路。
三、设计的具体实现
3.1系统概述
1.数字频率计的基本原理
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。
图1中S1为一个三刀双掷开关，置于0时为高频挡，按频率测量法测量高频信号；置于1时为低频挡，按周期测量法测量低频信号。S2和S3分别为高频和低频分档开关。S2置于0和1时，分别对应于500KHz—5MHz频段和5MHz—10MHz频段；S3置于0和1时，分别对应于1Hz—100KHz频段和100KHz—500KHz频段。
（2）写入计数值。
若规定只写低8位，则写入的为计数值的低8位，高8位自动置0；若规定只写高8位，则写入的为计数值的高8位，低8位自动置0；若是16位计数值，则分两次写入，先写入低8位，再写入高8位。
数字频率计课程设计报告
数字频率计课程设计报告一、课程目标知识目标：1. 让学生理解数字频率计的基本原理，掌握频率、周期等基本概念；2. 使学生掌握数字频率计的使用方法，能够正确操作仪器进行频率测量；3. 引导学生运用已学的数学知识，对测量数据进行处理，得出正确结论。
技能目标：1. 培养学生动手操作仪器的技能，提高实验操作能力；2. 培养学生运用数学知识解决实际问题的能力，提高数据分析处理技能；3. 培养学生团队协作能力，提高实验过程中的沟通与交流技巧。
情感态度价值观目标：1. 培养学生对物理实验的兴趣，激发学习热情；2. 培养学生严谨的科学态度，养成实验过程中认真观察、准确记录的好习惯；3. 引导学生认识到物理知识在实际应用中的价值，提高学以致用的意识。
课程性质：本课程为物理实验课，结合数字频率计的原理与应用，培养学生的实践操作能力和数据分析能力。
学生特点：六年级学生具备一定的物理知识和数学基础，对实验操作充满好奇，具备初步的团队合作能力。
教学要求：结合学生特点，注重理论与实践相结合，以学生为主体，引导学生主动参与实验过程，培养其动手能力和解决问题的能力。
通过课程目标的分解，使学生在实验过程中达到预期的学习成果，为后续教学设计和评估提供依据。
二、教学内容1. 数字频率计基本原理：- 频率、周期的定义与关系；- 数字频率计的工作原理；- 数字频率计的测量方法。
2. 实验操作技能：- 数字频率计的操作步骤；- 实验过程中的注意事项；- 数据记录与处理方法。
3. 教学大纲：- 第一课时：介绍数字频率计的基本原理，让学生了解频率、周期的概念及其关系；- 第二课时：讲解数字频率计的工作原理，引导学生掌握其操作方法；- 第三课时：分组进行实验操作，让学生动手测量不同频率的信号；- 第四课时：对测量数据进行处理与分析，培养学生数据分析能力；- 第五课时：总结实验结果，讨论实验过程中遇到的问题及解决办法。
4. 教材章节：- 《物理》六年级下册：第六章《频率与波长》；- 《物理实验》六年级下册：实验八《数字频率计的使用》。
课程设计---数字频率计逻辑电路设计
数字频率计逻辑电路设计一﹑简述在进行模拟﹑数字电路的设计﹑安装和调试过程中，经常要用到数字频率计。
数字频率计实际上就是一个脉冲计数器，即在单位时间里（如1秒）所统计的脉冲个数，如图3.1计数时序波形图所示。
频率数即为在1秒内通过与门的脉冲个数。
图3.1(a)门控计数图3.1(b)门控序列通常频率计是由输入整形电路﹑时钟振荡器﹑分频器﹑量程选择开关﹑计数器﹑显示器等组成。
如图3.2所示。
图3.2 方框图图3.2中，由于计数信号必须为方波信号，所以要用史密特触发器对输入波形进行整形，分频器输出的信号必须为1Hz，即脉冲宽度为1秒，这个秒脉冲加到与门上，就能检测到待测信号在1秒内通过与门的个数。
脉冲个数由计数器计数，结果由七段显示器显示。
二﹑设计任务和要求设计一个八位的频率计数器逻辑控制线路，具体任务和要求如下：1. 八位十进制数字显示。
2. 测显范围为1Hz~10MHz。
3. 量程分为四档，分别为*1000﹑*100﹑*10﹑*1。
三﹑可选用器材1. NET系列数字电子技术实验系统2. 直流稳压电源3. 集成电路：频率计数器专用芯片ICM7216B，74LS93，74LS123，74LS390，7555及门电路4. 晶振：8MHz，10MHz5. 数显：CL102，CL002，LC5011—116. 电阻﹑电容等四﹑设计方案提示数字频率计可分为三部分进行考虑：1. 计数﹑译码﹑显示这一部分是频率计数器不可少的。
即外部整形后的脉冲。
通过计数器在单位时间里进行计数﹑译码和显示。
计数器选用十进制的中规模（TTL/CMOS）集成计数器均可，译码显示可采用共阴或共阳的配套器件。
例如计数器选用74LS161，译码器为74LS248，数显器为LC5011—11。
也可选用四合一计数﹑寄存﹑译码﹑显示CL102或专用大规模频率计数器ICM7216芯片等。
中规模组成的计数﹑译码显示和四合一的数显。
我们在基本实验和前几个课题中都已使用过，使用时，可参阅有关章节。
简易数字频率计设计报告
根据系统设计要求， 需要实现一个 4 位十进制数字频率计， 其原理框 图如图 1 所示。
主要由脉冲发生器电路、 测频控制信号发生器电路、 待测 信号计数模块电路、 锁存器、 七段译码驱动电路及扫描显示电路等模块组 成。
由于是4位十进制数字频率计， 所以计数器CNT10需用4个，7段显示译 码器也需用4个。
频率测量的基本原理是计算每秒钟内待测信号的脉冲个 数。
为此，测频控制信号发生器 F_IN_CNT 应设置一个控制信号时钟CLK ， 一个计数使能信号输出端EN 、一个与EN 输出信号反 向的锁存输出信号 LOCK 和清零输出信号CLR 。
若CLK 的输入频率为1HZ ，则输出信号端EN 输出 一个脉宽恰好为1秒的周期信号， 可以 作为闸门信号用。
由它对频率计的 每一个计数器的使能端进行同步控制。
当EN 高电平时允许计数， 低电平时 住手计数，并保持所计的数。
在住手计数期间，锁存信号LOCK 的上跳沿 将计数器在前1秒钟的计数值锁存进4位锁存器LOCK ，由7段译码器译出 并稳定显示。
设置锁存器的好处是： 显示的数据稳定， 不会由于周期性的标准时钟 CLKEN待测信号计数电路脉冲发 生器待测信号F_INLOCK锁存与译 码显示驱 动电路测频控制信 号发生电路CLR扫描控制数码显示清零信号而不断闪烁。
锁存信号之后，清零信号CLR对计数器进行清零，为下1秒钟的计数操作作准备。
时基产生与测频时序控制电路主要产生计数允许信号EN、清零信号CLR 和锁存信号LOCK。
其VHDL 程序清单如下：--CLK_SX_CTRLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLK_SX_CTRL ISPORT(CLK: IN STD_LOGIC;LOCK: OUT STD_LOGIC;EN: OUT STD_LOGIC;CLR: OUT STD_LOGIC);END;ARCHITECTURE ART OF CLK_SX_CTRL ISSIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF Q="1111"THENQ<="0000";ELSEQ<=Q+'1';END IF;END IF;EN<=NOT Q(3);LOCK<=Q(3)AND NOT(Q(2))AND Q(1);CLR<=Q(3)AND Q(2)AND NOT(Q(1));END PROCESS;END ART;测频时序控制电路：为实现系统功能,控制电路模块需输出三个信号：一是控制计数器允许对被测信号计数的信号EN；二是将前一秒计数器的计数值存入锁存的锁存信号LOCK；三是为下一个周期计数做准备的计数器清零信号CLR。
数字频率计设计实验报告
数字频率计设计实验报告1.实验目的本实验旨在通过设计数字频率计的电路，使学生掌握数字电路的设计与运用，加深对计数器、分频器等数字电路的理解，同时熟悉数字电路及测量方法。
2.实验原理数字频率计的原理基于时间测量，将待测信号的周期或频率转化为时间或计数值，再转化为显示在数码管上的频率或周期。
其电路主要由时基、型切换及显示部分组成。
时基部分是实现数字频率计最核心的部分，具有准确的定频测量功能。
根据时基频率的稳定性，数字频率计还可分为光学时基式和晶体时基式，后者是目前数字频率计设计中较为主流和有效的方案。
型切换部分是将输入信号的周期或频率转化为电平，经一个比较器进行比较，输出脉冲后送到后端的计数器。
可分为一级型切换和两级型切换，一级型切换分频系数较小，能测量的频率范围较宽，但精度相对较低；两级型切换分频系数较多，能够实现更高的精度，但测量范围相对较窄。
显示部分主要由解码器、数码管、驱动器等构成，将计数器输出的数字部分经过解码器解码，以驱动数码管显示实际测量结果。
3.实验内容3.1电路设计本实验按照晶体时基式数字频率计的设计原理，设计一个简单的频率计电路。
时基部分采用简单的晶体振荡器电路，输入3V的电源电压，晶体振荡频率为6M，采用CD4066B型CMOS开关实现时填充寄存器与计数控制部分的切换。
型切换部分采用两级型切换，以加强精度，输入信号经过第一级分频后送到S1端，S1端接CD4066B的开关控制引脚，在S1位置上的6dB衰减电阻衰减输入信号再经过第二级分频后进入计数控制部分。
显示部分采用三片74LS47数码管显示器驱动芯片将数码转移至共阴数码管，选用CD4052B组成的位选开关循环驱动数码管。
3.2电路测试将方法频率计电路搭建完成后，接通电源，输入300Hz、3kHz、30kHz和300kHz的信号，观察数码管的测量结果。
并与示波器进行对比，计算相对误差。
4.实验结果通过实验测试，本设计可以稳定地测量300Hz至300kHz范围内的信号频率，并且测量误差相对较小。
数电课程设计频率计--鉴定优秀
前言频率计的作用是对被测信号的频率进行测量，并以十进制数显示出来，测量范围越广误差越小越好。
频率计不但可以测频率，而且可以测周期并以十进制数显示，该设计的频率计就有此功能。
频率计的设计主要由四部分组成，即电源部分，被测信号源，频率测量和显示部分，周期测量和显示部分。
电源部分：由于数字频率计是由不同数字芯片和元件组成，数字芯片工作在0,1电平上，所以要对220Z,50HZ的交流电经过滤波，整形和稳压，使之变成电路工作所需的电压；被测信号源：由于此设计中被测信号源需自制，信号源可产生正弦波，方波和三角波，正弦波用电容三点式振荡电路产生，方波和三角波可由模电书上的方法生成，即电压比较器，电阻，电容按一定连接生成；频率测量和显示部分：数字频率计主要用来测频率，频率测量部分由555多谐振荡器，十分频器，数据选择器，二分频器，逻辑控制部分，放大整形电路，门控，计数器，锁存器，译码器，显示器，自动换挡部分，设计时需对各部分分别设计；周期测量部分：用来对被测信号周期进行测量，并按一定的误差要求用十进制显示，由二分频器，门控，数据选择器，555多谐振荡器，十分频器，逻辑控制部分，放大整形电路，门控，计数器，锁存器，译码器，显示器，自动换挡部分，电路的大部分可和频率测量部分共用，区别的是周期测量把被测信号作为门控信号，555多谐振荡器产生的信号作为被计数信号。
了解了频率计的各部分后，就要选择合适的芯片和元件，把各个部分的功能分别实现。
该设计的频率计具有频率测量和显示，周期测量和显示，自动换挡，测量频率范围为1HZ～1MHZ,周期范围为1us～1s，误差为0.1％的特点。
1.总体方案设计1.1 设计任务和要求设计一个能测量1Hz—1MHz，具有自动换挡功能的频率测量仪。
要求可以进行周期测量和显示并画出完整的电路图，说明电路的工作原理。
要求频率测量仪的周期范围为1us～1s，误差为0.1％。
1.2整体方案：同引言中的叙述，频率计由电源部分，被测信号源，频率测量和显示部分，周期测量和显示部分，下面对之分别设计，电源部分由220V，50HZ交流源，二极管滤波，电容整形，负反馈稳压部分组成；信号源由电容三点式振荡电路，电压比较器，电阻，电容组成的方波三角波产生电路；频率测量和显示部分，十分频器选择4518芯片，数据选择器选择74251芯片，二分频器选择4017芯片，逻辑控制部分选择74221芯片，放大整形电路选择三极管和555施密特触发器，门控用一个二输入和非门，计数器选择74LS90芯片，锁存器选择74LS273芯片，译码器选择74LS48芯片，显示器选择LTS547数码管，自动换挡部分主要有二进制加计数器74LV161和数据选择器选择74251；周期测量和显示部分的芯片型号和频率测量部分的选择相同。
数电课程设计报告-数字频率计
数电课程设计报告：频率计目录一、设计指标二、系统概述1.设计思想2.可行性论证3.工作过程三、单元电路设计与分析1.器件选择2.设计及工作原理分析四、电路的组构与调试1.遇到的问题2.现象记录及原因分析3.解决与结果4.功能的测试方法、步骤、设备、记录的数据五、总结1.体会2.电路总图六、参考文献一、设计指标设计指标：要求设计一个测量TTL方波信号频率的数字系统。
测试值采用4个LED七段数码管显示，并以发光二极管只是测量对象（频率）的单位：Hz、kHz。
频率的测量范围有四档量程。
1）测量结果显示四位有效数字，测量精度为万分之一。
2）频率测量范围：100.1Hz——999.9kHz，分为：第一档： 100.0Hz——999.9Hz第二档： 1.000kHz——9.999kHz第三档： 10.00kHz——99.99kHz第四档： 100.0kHz——999.9kHz3）量程切换可以采用两个按键SWB、SWA手动切换。
扩展要求：一、当被测频率大于999.9kHz，超出最大值时，设置亮一个警灯，并同时发出报警声音。
二、自动切换量程提示：1.计数器计到9999时，产生溢出信号CO，启动量程加档。
2.显示不足4位有效数字时量程减档。
三、各量程输出信号的频率最高位有效数字为1、2、3、4、5、6、7、8、9。
二、系统概述1.设计思想周期性信号频率可通过记录信号在1s内的周期数来确定其频率。
累计标准时间Ts中被测信号的脉冲个数Nx，被测信号频率：fx≈Nx/Ts测量时间Ts选择：由于测量时间Ts需要根据被测信号的频率切换，所以通常对振荡时钟进行分频以获得不同的定时时间。
采样定时、显示锁存、计数器清零的控制时序波形图2.可行性论证用计数器实现记录周期数的功能；用时基信号产生计数时间作为采样时间；用四位动态扫描通过数码管显示结果；因为如果计数器直接把数据输入到数码管显示，那么数码管的数据就会不断变化，累计增加的情况，所以采用锁存器，在每个时间信号内，通过一个高电平使能有效，将计数器的数值锁存到寄存器或者锁存器；为了不要让每次锁存的数据会比上次增加一个基数，而计数器的连续计数累积计数，所以要对每次锁存后立即清零，让计数器从零开始计数。
数字电子电路课程设计报告——频率计
摘要在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。
直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。
本文阐述了用数字电路设计了一个简单的数字频率计的过程关键词：周期；数字频率计；波形仿真；目录一、课程设计目的 (2)二、设计任务与要求 (2)三、方案设计与论证 (3)四、单元电路设计与参数计算 (8)五、电路的安装与调试 (10)六、遇到问题的解决方法 (11)七、结论与心得 (11)八、参考文献 (12)数字频率计一、课程设计目的1)巩固和加深对或电子技术课程基本知识的理解，提高综合运用所学知识的能力。
2)提高独立解决工程实际问题的能力。
培养根据课题需要选用参考书、查阅手册、图表和文献资料的能力。
3)通过设计方案的分析比较、设计计算、元件选择及电路安装调试等环节，初步掌握简单实用电路的工程设计方法。
4)提高动手能力。
掌握常用仪器设备的正确使用方法，学会对简单实用电路的实验调试和对整机指标的测试方法。
5)能按课程设计任务书的要求编写设计说明书。
了解与课题有关的电路以及元器件的工程技术规范，能正确反映设计和实验成果，能正确绘制电路固等。
6)培养严肃认真的工作作风和科学态度。
通过课程设计实践，逐步建立正确的生产观点，经济观点，全局观点和安全用电、节约用电的观点。
二、设计任务与要求任务：设计并实现一个可以测量待测信号频率的数字显示的仪器要求和指标：1.测量范围 1Hz ~ 10kHz;2.分辨率1Hz;3.灵敏度 500mV;4.误差不大于 10-3。
三、方案设计与论证1、数字频率计的基本原理：频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。
课程设计实验报告(简易频率计)
实验二：简易电子琴一、实验目的（1）学习采用状态机方法设计时序逻辑电路。
（2）掌握ispLEVER 软件的使用方法。
（3）掌握用VHDL 语言设计数字逻辑电路。
（4）掌握ISP 器件的使用。
二、实验所用器件和设备在系统可编程逻辑器件ISP1032一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B 数字电路实验系统一台三、实验内容设计一个简易频率计，用于测量1MHz 以下数字脉冲信号的频率。
闸门只有1s 一档。
测量结果在数码管上显示出来。
不测信号脉宽。
用一片ISP芯片实现此设计，并在实验台上完成调试。
实验设计：1.产生准确闸门信号（1s）。
100kHz时钟经100K分频（一次完成），再经2分频产生方波，1s 用于计数，1s用于显示结果（及清零）；2. 利用闸门信号控制一个计数器对被测脉冲信号进行计数， 1s内计数的结果就是被测信号的频率；3.每次对被测信号计数前，自动清零；4. 计数器采用十进制；5.显示频率值上下浮动，要修改源代码。
6.数码管高低位的接线。
VHDL源代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fget isport(clk:in std_logic; --输入时钟源 bclk:in std_logic;kout:out std_logic_vector(26 downto 0));end fget;architecture top of fget iscomponent divideport(clk1:in std_logic;cl:out std_logic;co:out std_logic;ro:out std_logic);end component;component gateport(bc1:in std_logic;cl1:in std_logic;co1:in std_logic;op:out std_logic_vector(26 downto 0));end component;component saveport(op1:in std_logic_vector(26 downto 0);ro1:in std_logic;eout:out std_logic_vector(26 downto 0));end component;signal scl:std_logic;signal sco:std_logic;signal sro:std_logic;signal sop:std_logic_vector(26 downto 0);BEGINu1:divide PORT MAP(clk,scl,sco,sro);u2:gate PORT MAP(bclk,scl,sco,sop);u3:save PORT MAP(sop,sro,kout);end;--闸门模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity gate isport(bc1:in std_logic;cl1:in std_logic;co1:in std_logic;op:out std_logic_vector(26 downto 0) --5个8421,一个七段译码);end;architecture art2 of gate iscomponent cnt10 --十进制计数模块port(clk2:in std_logic;en:in std_logic;--使能端clr:in std_logic;--重置qout:out std_logic_vector(3 downto 0 );cout:out std_logic);end component;component seventranse --七段模块port(clk6:in std_logic_vector(3 downto 0 );op2:out std_logic_vector(6 downto 0 ));end component;signal scout1:std_logic;--输出(十进制)signal scout2:std_logic;signal scout3:std_logic;signal scout4:std_logic;signal scout5:std_logic;signal scout6:std_logic;signal qout1:std_logic_vector(3 downto 0);--8421（下同）signal qout2:std_logic_vector(3 downto 0);signal qout3:std_logic_vector(3 downto 0);signal qout4:std_logic_vector(3 downto 0);signal qout5:std_logic_vector(3 downto 0);signal qout6:std_logic_vector(3 downto 0);signal op2: std_logic_vector(6 downto 0);--七段beginr1:cnt10 PORT MAP(bc1,co1,cl1,qout1,scout1);r2:cnt10 PORT MAP(scout1,co1,cl1,qout2,scout2);r3:cnt10 PORT MAP(scout2,co1,cl1,qout3,scout3);r4:cnt10 PORT MAP(scout3,co1,cl1,qout4,scout4);r5:cnt10 PORT MAP(scout4,co1,cl1,qout5,scout5);r6:cnt10 PORT MAP(scout5,co1,cl1,qout6,scout6);t1:seventranse PORT MAP(qout6,op2);process(co1)beginif (co1'event and co1='0') thenop<=op2&qout5&qout4&qout3&qout2&qout1;--结果显示end if;end process;end;--寄存器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity save isport(op1:in std_logic_vector(26 downto 0);ro1:in std_logic;eout:out std_logic_vector(26 downto 0));end entity;architecture art4 of save issignal temp:std_logic_vector(26 downto 0);beginprocess(ro1)beginif ro1'event and ro1='1'then --上升沿判断temp<=op1;end if;eout<=temp;end process;end art4;--十进制计数器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity cnt10 isport(clk2:in std_logic;en:in std_logic;clr:in std_logic;qout:out std_logic_vector(3 downto 0 );cout:out std_logic);end entity;architecture art3 of cnt10 issignal temp:std_logic_vector(3 downto 0 );beginprocess(clk2,en,clr)beginif (clr='1') then --重置时清0temp<="0000";elsif (en='1') thenif(clk2'event and clk2='1')then --上升沿判断进位if(temp="1001")thentemp<="0000";elsetemp<=temp+1;end if;end if;end if;end process;qout<=temp;cout<='1' when temp="1001" else '0';end art3;--分频模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity divide isport(clk1:in std_logic;cl:out std_logic;co:out std_logic;ro:out std_logic);end;architecture art1 of divide issignal preclk:std_logic;signal temp1:std_logic;signal temp2:std_logic;beginp1: process(clk1) --先进行2500分频variable count:integer range 0 to 2500;beginif clk1'event and clk1='1'thenif count=2499 thencount:=0;preclk<='1';else count:=count+1;preclk<='0';end if;end if;end process;p2: process(preclk) --依次二分频实现闸门beginif preclk'event and preclk='1'thentemp2<=not temp2;end if;end process;p3: process(temp2)variable count2:std_logic;beginif temp2'event and temp2='1'thencount2:=not count2;if count2='1'thenco<='1';temp1<='0';else co<='0';temp1<='1';end if;end if;end process;p4:process(temp2)beginif (temp1='1' and temp2='0') thencl<='1';elsecl<='0';end if;end process;ro<=temp1;end;--七段译码器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity seventranse isport(clk6:in std_logic_vector(3 downto 0 );op2:out std_logic_vector(6 downto 0 ));end entity;architecture art5 of seventranse isbeginprocess(clk6)begincase clk6 iswhen "0000"=> op2<="1111110";when "0001"=> op2<="0110000";when "0010"=> op2<="1101101";when "0011"=> op2<="1111001";when "0100"=> op2<="0110011";when "0101"=> op2<="1011011";when "0110"=> op2<="1011111";when "0111"=> op2<="1110000";when others=> op2<="0000000";end case;end process;end art5;四、实验小结：实验要求用闸门信号控制计数器计时，于是在十进制计数器模块中添加使能信号en（en=‘1’计数器进行加1 计数，en=‘0’时计数器保持），将闸门信号作为使能信号接入，即可实现1s计数，1s显示。
频率计课程设计实验报告
课程设计报告课程设计名称：电子系统综合课程设计课程设计题目：频率计频率计课程设计实验报告一、设计任务要求1、根本要求：设计一个3位十进制数字显示的数字式频率计，其频率测量范围在1MHz内。
量程分别为10kHz,100kHz和1MHz三档，即最大读数分别为和999kHz。
这里要求量程可以自动转换，详细要求如下：1〕、当读数大于999时，频率计处于超量程状态，此时显示器发出溢出指示〔最高位显示F，其余各位不显示数字〕，下一次测量时，量程自动增大一档。
2〕、当读数小于099时，频率计处于欠量程状态，下一次测量时，量程自动减小一档。
3〕、采用记忆显示方式，即计数过程中不显示数据，待计数过程完毕以后，显示测频结果，并将此显示结果保持到下一次计数完毕，显示时间不小于1s。
4〕、小数点位置随量程变更自动移位。
二、设计方案1、系统功能〔根本功能和附加功能〕根本功能：显示待测频率，LED灯显示小数点，显示待测频率的量程。
附加功能：实现量程自由变化，通过拨码开关控制待测频率大小。
2、系统设计方案说明1、分频模块：由于测频时不同量程档需要不同的时基信号，分频模块是必不可少的。
系统通过试验箱给定的50MHZ的频率通过分频变成0.5HZ，即1秒钟得计数时间，通过1秒钟的记数时间里待测频率上升沿的数量实现频率测定，待测频率通过分频，多路器等实现各频率的测定2 计数模块：想要实现频率的测定，其实就是在1秒钟的计数时间里对待测频率信号上升沿进展计数，所以计数模块是不可缺少的，本计数器需输出指示超量程和欠量程状态的信号。
3 量程控制模块：对待测频率的量程进展判断，确定量程以后，根据不同的量程，在试验箱上显示，我们的设计是4个量程〔1，2,3量程和超量程〕。
：4 BCD译码模块：用到实验箱SOPC上的6个静态共阳数码管中的后三个数码管，并且试验箱内部有译码器，只需要输入4位数就可以在数码管上显示。
三、各模块程序如下：1、分频模块程序：1〕百分频模块程序：module plj(clk,dingshi);input clk;output dingshi;reg [40:0] counter;reg dingshi;always @(posedge clk)beginif (counter==49) //计数时钟上升沿数量，100次时钟周期begin //输出一周期信号，得到100分频信号。
数字式频率计设计报告
数字式频率计设计报告一、内容摘要在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
本次课程设计的目的是根据已经学到的知识，按照这次课程设计的要求设计一个简易的数字式频率计，要求频率计范围内能测出所输入信号的频率。
测量频率的方法有多种，中电子计数器测量频率具有精度高、使用方便、测量迅速，其以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
二、设计内容及要求：1、被测量信号：方波、正弦波、三角波，0~4V；2、测量频率范围: 1Hz~9999Hz；3、测量精度误差为1HZ；4、显示方式：用LED数码管显示4位十进制频率数值；5、时基电路由555构成的多谐振荡器产生三、设计原理及方案数字频率计就是直接用十进制的数字来显示被测信号频率。
可以测的方波的频率，通过放大正行处理，它可还以测量正弦波、三角波和尖脉冲信号的频率。
所谓频率就是在单位时间（1s）内周期信号的脉冲个数。
若在一定时间间隔T内测得周期信号的脉冲个数N，则其频率为f=N/T，据此，设计方案框图如图1所示：图1 数字频率计组成框图图中脉冲形成的电路的作用是将被测信号变成脉冲信号，其重复频率等于被。
，时间基准信号发生器提供标准的时间脉冲信号，若其周期为测信号的频率fＸ1s，则门控电路的输出信号也就是闸门信号持续时间也会等于1s。
闸门电路由闸门信号进行控制当闸门号到来时，闸门开通，被测脉冲信号通过闸门被送到计数器译码显示电路。
闸门信号结束时，闸门关闭，计数器得的脉冲数N是在1= N Hz。
秒时间内的累计数，所以被测频率fＸ1.设计原理由逻辑电路组成的频率计，大多是由中小规模的集成芯片按照逻辑原理组合而成，其结构复杂，组装、调试比较麻烦；但是我们所学的知识大部分是集成芯片，所以只用中小型规模的集成芯片组成的逻辑电路，有多个单元组成而成的简易数字频率计。
图2原理方框图测频法：又称为M法测量频率的原理框图如图2.测量频率共有4个档位。
数字频率计设计-数字电子技术课程设计实验报告
数字频率计设计-数字电子技术课程设计实验报告电子技术基础课程设计题目名称：数字频率计设计评语：成绩：重庆大学电气工程学院2015年7月6日目录摘要 (1)1、设计的目的及要求 (2)1.1、设计目的 (2)1.2、设计要求 (3)2、设计思路及方案选择 (3)2.1、设计思路 (3)2.2、设计方案选择 (3)3、设计及仿真 (4)3.1、总体框图 (4)3.2、各模块功能实现及介绍 (4)（1）整形电路 (4)（2）时钟产生及分频电路 (5)（3）T触发器 (7)（4）单稳触发器 (8)（5）计数器 (10)（6）锁存器 (10)（7）显示 (10)（8）小数点功能的实现 (11)3.3全部电路及功能测试 (13)4、焊接规划及实物设计 (16)4.1、逻辑设计图转换 (16)4.2、电路VCC\GND端共线设计 (16)4.3、焊接元器件及排针 (16)4.4、元件接线及电流引入 (17)5、总结与感想 (17)参考文献 (18)摘要作为数字电子技术、模拟电子技术中最常用的基本参数，频率经常会被应用到各种数据的计算当中。
这就导致数字频率计在电子技术领域应用广泛，其作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。
本文主要介绍制作简易数字频率计的原理、方法以及设计思路。
以74LS系列常用电子集成电路为例，分析如何利用整形、计数、分频、译码电路实现对于矩形波、三角波、方波等信号的频率分析及显示。
本文以作者二人小组的设计为蓝本，分享设计经验，为有制作需求及意愿的人提供施行经验。
关键字：频率计整形电路分频电路计数方式11、设计的目的及要求1.1、设计目的1）、掌握数字频率计的设计方法；2）、掌握常用数字集成电路的功能和使用。
21.2、设计要求设计一简易数字频率计，其基本技术要求是：1)测量频率范围1kHz~10MHz，量程分为4档，即×1，×10，×100，×1000。
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课题：数字频率计摘要本文介绍了一种基于TTL系列芯片的简易数字频率计。
数字频率计应用所学的数字电路知识进行设计。
电路由放大整形电路、时基电路、逻辑控制电路、计数锁存电路及译码显示电路组成。
能够较精准的测量幅值在0.2V~5V的正弦波、三角波、方波的频率。
测量范围能够达到1Hz~9999Hz。
关键词：频率计，TTL芯片，数字电路AbstractIn this paper,a design of simple digital cymometer based on the TTL serises chips was described.This design is based on the knowledge about the digital circuit we learned.It consists of amplifier and shaping circuit , time-base circuit, control circuit, latch circuit and decoding count show circuit.It can be used to accurately detect the frequency of sine wave, triangle wave and square wave accurately that the amplitude is between 0.2V and 5V. Detecting range can be achieved 1Hz ~ 9.99kHz..Key words: cymometer, the TTL series chips,digital circuit目录摘要 (I)关键词 (I)Abstract (II)引言 (1)1总体方案设计 (2)2单元电路设计 (3)2.1 放大整形电路 (3)2.1.1 方案一 (3)2.1.2 方案二 (4)2.1.3 方案对比 (4)2.2 时基电路 (5)2.2.1 方案一 (5)2.2.2 方案二 (5)2.2.3 方案对比 (6)2.3 逻辑控制电路 (6)2.4 计数器 (7)2.5 锁存器 (8)3主要参数计算 (9)3.1 时基电路参数 (9)3.2 逻辑控制电路 (9)4总体电路设计 (10)5仿真结果 (12)6实物测试结果分析 (14)7体会与心得 (15)8参考文献 (16)附录一电路实物图 (17)附录二元件清单 (18)引言在电子技术中，频率是一个重要参量。
应用计数法原理制成的数字式频率测量仪器具有精确度高，测频范围宽，便于实现测量过程自动化等一系列突出特点，所以数字式频率测量计(简称数字式频率计)已成为目前测量频率的主要仪器。
总体方案设计图1 组成框图被测信号经过放大整形整形之后变成计数器所要求的脉冲信号1。
标准时间基准信号2由时基电路提供其高电平持续时间为1s，计数器对1s时间中的脉冲计数，当1s信号结束时，时基电路产生信号2，闸门电路关闭，逻辑控制电路产生锁存信号6是显示器上的数字稳定，清零信号5是计数器从0开始计数。
若在闸门时间1s内计数器计得的脉冲个数为N，则被测信号频率为N(Hz)。
各信号的时序图如图二所示。
图2 波形关系1单元电路设计1.1 放大整形电路对信号的放大功能由三极管构成放大电路来实现，对信号整形的功能由施密特触发器来实现。
施密特触发器电路是一种特殊的数字器件，一般的数字电路器件当输入起过一定的阈值，其输出一种状态，当输入小于这个阈值时，转变为另一个状态，而施密特触发器不是单一的阈值，而是两个阈值，一个是高电平的阈值，输入从低电平向高电平变化时，仅当大于这个阈值时才为高电平，而从高电平向低电平变化时即使小于这个阈值，其仍看成为高电平，输出状态不这；低电平阈值具有相同的特点。
1.1.1方案一放大整形电路由三极管与与非门组成。
三极管构成的放大器将输入频率为fx 的周期信号如正弦波、三角波、等进行放大。
将电源电压设为5V,当输入信号幅值比较大时，会出现线性失真，将放大后的波形幅度控制在5V以内。
与非门构成施密特触发器对放大器的输出信号进行整形，使之成为矩形脉冲。
电路图如图3所示。
图3 放大整形电路1.1.2方案二放大部分同方案一，整形部分是由555构成的施密特整形电路。
电路图如图4所示。
1.1.3方案对比用与非门构成的施密特触发器因为阈值电压易受受温度、电源电压及干扰的影响，稳定性较差。
而555定时器的比较器灵敏度高，输出驱动电路大，并且且555定时器构成的施密特触发器结构简单，而且抗干扰能力比用与非门构成的施密特触发器要强，因此选用方案二。
图4 555构成的施密特触发1.2 时基电路图5 时基电路1.2.1方案一时基电路的作用是产生一个标准时间信号（高电平持续时间为1s）可用定时器555构成的多谐振荡器作为时基电路。
多谐振荡器又称矩形波发生器，电路不具有稳定状态，但是具有两个暂稳态，当电路由一个暂稳态过渡到另一个暂稳态是，其“触发”信号是由电路内部电容充（放）电提供的，因此无需外部触发脉冲，电路工作就是在两个暂稳态之间来回转换。
在此方案中时基信号2由引脚3输出。
脉宽由电阻R1、R2及电容C4决定。
电路图如图5所示。
555定时器内部的比较器灵敏度高，而且采用差分电路形式，用555定时器组成的多谐振荡器的振荡频率受电源电压和温度变化的影响很小。
1.2.2方案二时基电路可用晶体振荡器和分频器构成。
晶振频率取32768Hz，晶振产生脉冲经分频器14级二分频后输出2Hz脉冲（高、低电平各持续1s）。
1.2.3方案对比方案一中晶振分频产生标准时间精度要高于方案二中的555多谐振荡器产生的标准时间。
但是555定时器电路元件较少，结构简单使用较方便。
而且由于设计要求精度不是很高，所以采用方案二。
1.3 逻辑控制电路根据图2所示波形，在时基信号2结束时产生的下跳沿来产生锁存信号6,锁存信号6的下跳沿又用来产生清零信号5.脉冲信号6和5可由两个单稳态触发器74LS123产生，它们的脉冲宽度有电路的时间常数决定。
电路如图6所示。
74LS123的功能表如下：图6 控制电路由74LS123的功能表可得当MR=B=1、触发脉冲从A端输入时，在触发脉冲的负跳变作用下，输出端Q可获得一个正脉冲，Q端可获得一负脉冲。
74LS123的12、13引脚的输出的波形关系正好满足图2所示波形5和6要求。
手动复位开关S按下时，计数器清零。
表1 74LS123的功能表1.4 计数器该部分常用的二—五—十进制异步计数器74LS90。
将Q0与CP B相连，脉冲从CP A输入，构成8421BCD码十进制计数器。
其功能表如表2所示表2 74LS90功能表当R9(1)R9(2)=0，且R0(1)R0(2)=0时，计数器工作。
计数器电路如图7所示，R9(1)=0，R0(1)=SIGNAL5(SINGAL5为逻辑控制电路产生的清零信号)。
CP A输入要计数的脉冲。
计数电路如图7所示。
图7 计数锁存译码显示电路1.5 锁存器在1s的标准时间信号高电平结束时，锁存器将计数器此时所计得的数进行锁存，使显示器上能够稳定地显示此时计数器的值。
如图2所示1s计数时间结束时，逻辑控制电路发出锁存信号6，将此时计数器的值送译码显示器。
可选用8D锁存器74LS273可以完成上述功能。
当时钟脉冲CP的正跳变到来时，锁存器的输出等于输入，即Q=D。
从而将计数器的输出值送到锁存器的输出端。
正脉冲结束后，无论D为何值，输出端Q的状态人保持原来的状态不变。
所以在计数期间内，计数器的输出不会送到译码器显示器，即显示器的示数不会变。
计数锁存译码显示电路如图7。
2 主要参数计算2.1 时基电路参数振荡器产生的时基信号高脉冲持续时间为s t 11=，令低脉冲信号持续时间为s t 25.02=,那么振荡器的频率为Hz t t f 8.0)/(1210=+=由公式：C R R t )(7.0211+= C R t 227.0=可计算出电阻1R 、2R 及电容C 的值。
若取电容F C μ10=，则Ω==k C t R 7.357.0/22 取R 2 39K Ω；Ω=-=k R C t R 107)7.0/(211，取Ω=Ω=k RP k R 100,4712.2 逻辑控制电路锁存信号6和清零信号5脉冲的总的宽度要小于时基信号负脉冲的宽度。
令锁存信号和清零信号的脉冲宽度均为s t w 02.0=，则由公式ext ext w C R t 45.0=，取电阻Ω=k R ext 10，则F R t C ext w ext μ4.445.0/==，取标称值F μ7.43总体电路设计被测信号经由晶体管3DG100组成的放大器放大后，送到由555构成的施密特触发器的输入端进行整形，使之成为计数器所要求的脉冲信号。
由于放大电路的电源值为5V,所以输入信号比较大时，会出现线性失真，放大后的信号不会太大，超过5V。
当时基脉冲处于高电平时，闸门电路打开，计数器对输入的脉冲进行计数。
总电路图如图8所示。
图8 频率计总电路图时基脉冲高电平持续时间是1s。
当1s计数结束时，闸门关闭，计数停止；74LS123的13引脚产生一个正脉冲，脉冲送到锁存器的时钟脉冲输入端，锁存器将计数器此时的结果锁存并显示。
此时显示的数字就是被测信号的频率。
74LS123的13引脚产生的正脉冲下调时，74LS123的12引脚产生一个负脉冲，对计数器进行清零。
锁存和清零的全过程必须在时基信号处于低电平时完成，即在时基信号下一个高电平到来之前，74LS123的12引脚产生的负脉冲结束，恢复到高电平。
如果在时基信号下一个高电平到来以后74LS123的12引脚产生的负脉冲才结束，那么计数器计的计算的将是少于1s的时间的脉冲个数，最后显示将小于实际值。
4仿真结果在软件Protus中画好电路图进行仿真。
开始的仿真结果并不正确，显示的频率和设定的输入信号频率差距很大，例如输入信号频率设为100Hz,显示数值为46。
经过观察各个功能模块的输出，通过分析发现问题出在控制电路产生的锁存信号和清零信号的脉冲宽度上，经过闸门电路后的信号、时基信号、锁存信号和清零信号的波形图如图9所示图9 信号时序图波形从上到下依次为经过闸门电路后的信号、时基信号、锁存信号和清零信号。
当时基信号的1s高电平结束时，锁存信号上跳，计数结果显示在数码管上，当锁存信号下跳，清零信号上跳，计数器清零端置“1”，直到清零信号脉冲结束，计数重新开始。
从图9中可以看出，清零信号脉冲结束之前，时基信号早已处于高电平，所以计数不是从时基信号上跳时开始计数的，当1s的时基信号高脉冲还没结束时，清零信号又处于高电平状态。