苏州大学计算机组成原理习题

苏州大学计算机组成原理习题(总

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第二章

1．某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。

（1）串行进位方式（2）并行进位方式

解：（1）串行进位方式：

C1 = G1 + P1 C0其中： G1 = A1 B1，P1 = A1+B1

C2 = G2 + P2 C1 G2 = A2 B2，P2 = A2+B2

C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3+B3

C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4+B4

(2) 并行进位方式：

C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0

其中 G1—G4，P1—P4表达式与串行进位方式相同。

2. 图为某ALU部件的内部逻辑图，图中S0、S1为功能选择控制

端，Cin为最低位的进位输入端，A（A1-A4）和B（B1-B4）是参与运算的两个数，F（F1-F4）为输出结果，试分析在S0，

S1，Cin各种组合条件下输出F和输入A，B，Cin的算术关

系。

图

解：图中所给的ALU只能进行算术运算，S0、S1用于控制B数送（B1-B4）原码或反码，加法器输入与输出的逻辑关系可写为：F i=Ai+（S0 B i+S i B i）+Cin i = 1，2，3，4由此，在S0，S i，Cin的各种组合条件下，输入A,B，Cin与输出F的算术关系列于下表：输入 S0 S1 Cin 输出 F

0 0 0 A（传送）

0 0 1 A加0001

0 1 0 A 加 B

0 1 1 A减B（A加B 加0001）

1 0 0 A加B

1 0 1 A加B加0001

1 1 0 A加1111

1 1 1 A加1111加0001

第3章 运算方法和运算部件

1.设机器字长32位，定点表示，尾数31位，数符1位，问：

(1)定点原码整数表示时，最大正数是多少最大负数是多少

(2)定点原码小数表示时，最大正数是多少最大负数是多少

解：（1）定点原码整数表示：

最大正数：

数值 = （231 – 1）

最大负数：

数值 = -1 （2）定点原码小数表示：(机器数同上)

最大正数值 = 1 – 2-31

最大负数值 = – 2-31

2．已知 x = - ，y = +，

求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ，x – y =

解：[ x ]原 = [ x ]补 = 所以 ：[ -x ]补 =

[ y ]原 = [ y ]补 = 所以 ：[ -y ]补 =

[ x ]补 [ x ]补

+ [ y ]补 + [ -y ]补

[ x + y ]补 [ x - y ]补

所以： x + y = + 因为符号位相异，结果发生溢出

3．已知X=2010×0.，Y=2100×（-0.），求X+Y。

解：为了便于直观理解，假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则它们的浮点表示分别为：

[ X ]浮 = 00010 ， 0.

[ Y ]浮 = 00100 ，

（1）求阶差并对阶：

ΔE = E x– E y = [ E x]补 + [ - E y]补 = 00010 + 11100 = 11110

即ΔE为–2，x的阶码小，应使M x右移2位，E x加2，

[ X ]浮 = 00100 ，（11）

其中（11）表示M x右移2位后移出的最低两位数。

（2）尾数和

0.0 0 1 1 0 1 1 0 （11）

1.0 1 0 1 0 1 0 0

1． 1 0 0 0 1 0 1 0 （11）

（3）规格化处理

尾数运算结果的符号位与最高数值位为同值，应执行左规处理，结果为

（10），阶码为00 011 。

（4）舍入处理

采用0舍1入法处理，则有

1.0 0 0 1 0 1 0 1

+ 1

1.0 0 0 1 0 1 1 0

（5）判溢出

阶码符号位为00 ，不溢出，故得最终结果为

x + y = 2011× (-0.)

12. 将十进制数转换成32位浮点数的二进制格式来存储。

解：先将十进制数转换为二进制数：

（）10=（）2

然后移动小数点，使其在1，2位之间

=×24 ,e =4

于是得到 S=0， E = 4+127 = 131 M=01001011

最后得到32位浮点数的二进制格式为：

0100 0001 01010 0100 1100 0000 0000 0000 =（41A4C000）16

第4章主存储器

3. 图所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

图

解：根据图中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空

间地址为4000H——7FFFH，RAM1的地址空间为C000H——EFFFH，RAM2的地址空间为F000H——FFFFH。

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1