计算机组成原理典型例题讲解
计算机组成原理.各章例题
第一章计算机系统概论例1，冯·诺依曼机工作的基本方式的特点是什么?解：冯·诺依曼机工作的基本方式的特点是：按地址访问并顺序执行指令。
冯·诺依曼机工作原理为：例2，Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用的一项重要硬件技术。
现发展为多级cache体系，C. ______分设体系。
解：A. 高速缓冲B. 速度C. 指令cache与数据cache例3，完整的计算机应包括那些部分？解：完整的计算机应包括配套的硬件设备和软件系统。
例4，计算机系统的层次结构是怎样的？解：计算机系统的层次结构如图：第二章 运算方法和运算器例 1.设机器字长32位，定点表示，尾数31位，数符1位，问：(1)定点原码整数表示时，最大正数是多少？最大负数是多少？ (2)定点原码小数表示时，最大正数是多少？最大负数是多少？ 解：（1最大正数：数值 = （231 – 1）10最大负数： 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 231 ）10最大负数值 = -（1–231 ）10例2.已知 x = - 0.01111 ，y = +0.11001， 求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补，x + y = ？ ，x – y = ？解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111[ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000所以： x + y = +0.01010 因为符号位相异，结果发生溢出例3.设有两个浮点数 N 1 = 2j1 × S 1 , N 2 = 2j2 × S 2 ,其中阶码2位，阶符1位，尾数四位，数符一位。
计算机组成原理 cache行号的计算例题
计算机组成原理 cache行号的计算例题一、引言Cache是计算机系统中的一种重要硬件组件，用于提高数据访问的效率。
在Cache中，行号是用于定位缓存数据的关键信息。
本文档将通过一个计算例题来介绍如何计算Cache行号。
二、Cache概述Cache是一种基于缓存技术的硬件组件，用于存储计算机系统中的数据副本，以便在需要时快速访问。
Cache通过预测未来的数据访问模式，将频繁使用的数据存储在缓存中，以提高数据访问的效率。
三、Cache行号计算方法1. 确定缓存大小：首先，需要确定Cache的总容量，以确定缓存中可以存储的数据量。
2. 确定行大小：根据Cache的设计，确定每行的大小。
行大小通常以字节为单位。
3. 计算行号：将缓存总容量除以每行的大小，即可得到Cache的总行数。
在计算行号时，通常从0开始，逐行编号。
例如，假设一个Cache的总容量为1MB（1,048,576字节），每行的大小为64字节。
根据上述计算方法，可得到Cache的总行数为：1,048,576 / 64 = 16,384行这意味着该Cache共有16,384行。
在实际使用中，Cache行号的范围通常从0到Cache总行数减1。
四、例题及解答假设有一个大小为2MB的Cache，每行大小为64字节。
请计算该Cache的行号。
根据上述计算方法，可得到：2,097,152 / 64 = 32,060行所以，该Cache共有32,060行。
行号的范围从0到32,059。
五、总结通过以上例题，我们了解了如何计算Cache行号。
在实际使用中，Cache行号的计算对于正确地访问缓存数据至关重要。
合理地设计Cache结构和选择合适的行大小，可以提高Cache的性能和效率。
计算机组成原理例题
例3.1 假设总线的时钟频率为100MHZ ，总线的传输周期为4个时钟周期，总线的宽度为32位，试求总线的数据传输率。
若想提高一倍数据传输率，可采取哪些措施？ 解：根据总线时钟频率为100MHZ ，得 1个时钟周期为1/100MHZ=0.01us 总线传输周期为0.04us总线的宽度为32位=4B故总线的数据传输率为：4B/0.04us=100MBps措施：可以提高时钟频率。
可以增加数据线的宽度。
例3.2 在异步串行传输系统中，假设每秒传输120个数据帧，其字符格式规定包括1个起始位，7个数据位，1个奇校验位，1个终止位，试计算波特率？ 解：按题目意思，一帧包含 1+7+1+1=10位故波特率为：10*120bps=1200bps=1200波特例3.2 画图说明用异步串行传输方式发送8位十六进制数据95H 。
要求字符格式为：1位起始位，8位数据位，1位偶校验位，1位终止位？ 解：95H = 1001 0101B例3.2 在异步串行传输系统中，若字符格式规定包括1个起始位，8个数据位，1个奇校验位，1个终止位，假设波特率为1200bps ，求这时的比特率？解：按题目意思，传输一个字符，一共需要传输11位 数据，即有效率为8/11 故比特率为：1200 * 8/11 = 872.72bps例：假设CPU 执行某段程序时，共访问Cache 命中2000次，访问主存50次。
已知Cache 的存取周期为50ns ，主存的存取周期为200ns 。
求Cache-主存系统的命中率、效率和平均访问时间。
解：(1)Cache 的命中率为： 2000/(2000+50)=0.97 (2)平均访问时间：50*0.97+200*(1-0.97) = 54.5ns (3)访问效率： 50/54.5 = 91.7%设MAR 有32位,MDR 有8位,则存储单元的个数是多少,单个存储单元的容量是多少,总存储容量是多少? 个数 232=4G起始化D0 D1 D2 D3 D4 D5 D6 D7校验位 停止位0 1 0 1 0 1 0 0 1 0 1单个存储单元容量：1BYTE=8bit总存储容量4GB设主存储器容量为64K*32位，并且指令字长、存储字长、机器字长三者相等。
计算机组成原理典型例题解题参考
计算机组成原理典型例题解题参考1．设x = 2010×0.11011011，y = 2100×(-0.10101100)，按浮点运算步骤，求x + y。
（舍入采用“0 舍 1 入”法。
）解：为方便人工计算，设浮点数格式为：阶码 5 位，用双符号补码（即变形补码）表示，以便判断阶码是否溢出；尾数8 位，用双符号补码表示，便于规格化处理。
x、y均已规格化，它们的浮点表示为[x]浮= 00010，00.11011011[y]浮= 00100，11.01010100⑴求阶差并对阶[Ex]补- [Ey]补=[Ex]补+ [-Ey]补=00010 + 11100=11110=(-2)10所以，Ex＜Ey，Ex 应向Ey 看齐，即Ex加2，Mx右移 2 位，得[x]浮= 00100，00.00110110 (11)括弧中的11 即为保护位。
⑵尾数相加尾数相加时，保护位也参与00 . 0 0 1 1 0 1 1 0 (11)+ 11 . 0 1 0 1 0 1 0 011 . 1 0 0 0 1 0 1 0 (11)⑶规格化处理尾数运算结果的符号位与最高有效数字位相同，所以未规格化，应执行向左规格化处理，即尾数左移 1 位，同时，阶码减1，得00011，11.00010101(10)⑷舍入处理由于尾数是负数的补码，且保护位为10 ，按“0 舍1 入”法，应作舍去处理，结果为：00011，11.00010101⑸判溢出由于阶码两个符号位相同（为00），所以阶码未溢出，运算结果正确，即[x + y]浮= 00011，11.00010101x + y = 2011×(-0.11101011)2．设x=2100×(-0.11001101)，y=2101×(-0.01011010)，按浮点运算步骤，求x + y。
（舍入采用“0 舍 1 入”法。
）解：为方便人工计算，设浮点数格式为：阶码 5 位，用双符号补码（即变形补码）表示，以便判断阶码是否溢出；尾数8 位，用双符号补码表示，便于规格化处理。
计算机组成原理习题——带答案.doc
第四章1．一个容量为 16K× 32 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K×4 位， 2K× 8 位， 4K ×4 位， 16K×1 位， 4K ×8 位， 8K×8 位地址线和数据线的总和= 14 + 32 = 46 根；选择不同的芯片时，各需要的片数为：1K × 4 ：（ 16K ×32 ）/ （ 1K × 4 ）= 16 × 8 = 128 片2K × 8 ：（ 16K ×32 ）/ （ 2K ×8 ）= 8 × 4 = 32 片4K × 4 ：（ 16K ×32 ）/ （ 4K × 4 ）= 4 × 8 = 32 片16K × 1 ：（ 16K ×32 ） / （ 16K × 1 ）= 1 × 32 = 32 片4K × 8 ：（ 16K ×32 ） / （ 4K ×8 ）= 4 × 4 = 16 片8K× 8：（ 16K×32） / （ 8K×8） = 2 × 4 = 8 片2．现有 1024×1 的存储芯片，若用它组成容量为16K×8 的存储器。
试求：（1）实现该存储器所需的芯片数量？（2）若将这些芯片分装在若干块板上，每块板的容量为 4K× 8 位，该存储器所需的地址线总位数是多少？其中几位用于选板？几位用于选片？几位用做片内地址？16K × 8=2^14 × 8,地址线为14 根 .4K × 8 容量的板 ,共需要 4 块板子 .则 14 根地址线的最高2 位用于板选（ 00 ～ 11, 第 1 块板子～第 4 块板子） ,4K*8 位＝ 2^12*8 位＝ 12*1K*8 位 ,也就是在每块板子内需要 4*8 个芯片 ,而每 8 个芯片组成 8 位 ,也就是位扩展 .也就是说需要 4 组 , 则除了最高 2 位 ,剩余的12 位中 ,有 2 位用于片选（ 00 ～ 11, 第一组～第 4 组） .也就是： 2 位用于板选,2 位用于片选,剩余的 10 位用于片内地址选择 .3．已知某计算机字长 8 位，现采用半导体存储器作主存，其地址线为16 位，若使用 1K ×4 的 SRAM 芯片组成该机所允许的最大主存空间，并采用存储模块结构形式。
计算机组成原理经典大题及解析
1.某机主存容量为4M×16 位，且存储字长等于指令字长，若该机的指令系统具备97 种操作。
操作码位数固定，且具有直接、间接、立即、相对、基址五种寻址方式。
（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围（十进制表示）；（3）一次间址的寻址范围（十进制表示）；（4）相对寻址的位移量（十进制表示）。
（注意：答案原题为85 种操作）2、主存容量16MB ，Cache 容量8KB ，块大小32B，CPU 字长为4B、访问的主存地址为字地址。
4 路组相联映像方式时。
（1）设Cache 初态为空，CPU 需从主存0#字单元起依次读出100 个字(每次 1 个字)，CPU 访问Cache 的命中率是多少？（2）对上一小题，若Cache 速度是主存的 5 倍，相对于无Cache 时，CPU 访存速度提高多少倍？##例4：CPU 支持最大主存容量16MB 、按字节编址，块大小为32B，Cache 容量为8KB 。
4 路组相联映像方式时，⑴主存及Cache 地址格式及参数？⑵设Cache 初态为空，CPU 从0#主存单元起依次读出200 个字节(每次 1 个字节)，CPU 访问Cache 的命中率是多少？⑶对上一小题，若Cache 速度是主存的 5 倍(包含地址变换时间)，相对于无Cache 时，CPU 访存速度提高多少倍？##3、设某机有 5 级中断：L0,L1,L2,L3,L4 ，其中断响应优先次序为：L0 最高，L1 次之，L4 最低。
现在要求将中断处理次序改为L1>L3>L0>L4>L2, 请填写下表，设置各级中断处理程序的各中断屏蔽值（每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽）。
中断处理级屏蔽位中断处理程序L0 级L1 级L2 级L3 级L4 级L0 中断处理程序L1 中断处理程序L2 中断处理程序L3 中断处理程序L4 中断处理程序4、指令格式如下所示，OP 为操作码字段，试分析指令格式特点。
计算机组成原理(重点例题)
2. 如何理解计算机的层次结构？答：计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。
（1）硬件系统是最内层的，它是整个计算机系统的基础和核心。
（2）系统软件在硬件之外，为用户提供一个基本操作界面。
（3）应用软件在最外层，为用户提供解决具体问题的应用系统界面。
3.冯•诺依曼计算机的特点是什么？解：计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等地位存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心（原始冯•诺依曼机）。
4. 主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。
CPU：中央处理器，是计算机硬件的核心部件，CPU内除含有运算器和控制器和CACHE 主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。
存储单元：可存放一个机器字并具有特定存储地址的存储单位。
存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。
存储字：一个存储单元所存二进制代码的逻辑单位。
存储字长：一个存储单元所存储的二进制代码的总位数。
存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。
机器字长：指CPU一次能处理的二进制数据的位数，通常与CPU的寄存器位数有关。
指令字长：机器指令中二进制代码的总位数。
5. 指令和数据都存于存储器中，计算机如何区分它们？解：通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。
通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。
《计算机组成原理》课后习题问题详解
第1章计算机组成原理考试大纲第一章计算机体系结构和计算机组成。
诺伊曼体系的特点Amdahl定律第二章数制和数制转换各种码制的表示和转换浮点数的表示补码加减法布思算法浮点数的加减法海明码的计算练习：5，6，7，8，101、已知X=19，Y=35，用布思算法计算X×Y和X×(-Y)。
2、使用IEEE 754标准格式表示下列浮点数：-5，-1.5，1/16，-6，384，-1/32。
3、已知X=-0.1000101×2-111，Y=0.0001010×2-100。
试计算X+Y，X-Y，X×Y和X/Y。
4、某浮点数字长12位，其中阶符1位，阶码数值3位，尾符1位，尾数数值7位，阶码和尾数均用补码表示。
它所能表示的最大正数是多少？最小规格化正数是多少？绝对值最大的负数是多少？5、求有效信息位为01101110的海明码校验码。
第三章练习：5解释下列概念：PROM，EPROM，E2PROM，Flash memory，FPGA，SRAM和DRAM。
第四章总线的分类总线操作周期的四个传输阶段总线仲裁的概念及其分类异步通信方式的种类总线的最大传输率第五章存储器的分类存储容量的扩展RAID的概念、特点以及分类Cache的地址映射Cache的写策略Cache的性能分析3C练习：4，5，71．一个容量为16K×32位的存储器，其地址线和数据线的总和是多少?用下列存储芯片时，各需要多少片?1K×4位，2K×8位，4K×4位，16K×l位，4K×8位，8K×8位2．现有1024×l的存储芯片，若用它组成容量为16K×8的存储器。
(1)实现该存储器所需的芯片数量?(2)若将这些芯片分装在若干块板上，每块板的容量为4K×8，该存储器所需的地址线总数是多少?几位用于选片?几位用作片地址?(3)画出各芯片的连接逻辑图。
计算机组成原理课后习题讲解
（2）由题意得：
半字为16b，1M=2^19*16b
所以，地址寄存器为19位，数据寄存器为16位，编址范围0~2^19-1，写成16进制为00000H~7FFFFH。
（3）按字编址，字长为32，1M=2^18*32b
运算器用来进行数据变换和各种运算。
控制器则为计算机的工作提供统一的时钟，对程序中的各基本操作进行时序分配，并发出相应的控制信号，驱动计算机的各部件按节拍有序地完成程序规定的操作内容。
存储器用来存放程序、数据及运算结果。
输入/输出设备接收用户提供的外部信息或用来向用户提供输出信息。
第二章存储器系统
一、选择题
五、综合题
1、设有一个1MB容量的存储器，字长为32位，问：
（1）按字节编址，地址寄存器，数据寄存器各为几位？编址范围为多大？
（2）按半字编址，地址寄存器，数据寄存器各为几位？编址范围为多大？
（3）按字编址，地址寄存器，数据寄存器各为几位？编址范围为多大？
答：
（1）1M=2^10*2^10*8b=2^20*8b
二、冯若依曼体系结构的基本思想是什么？按此思想设计的计算机硬件系统应由哪些不见组成？他们各起什么作用
冯·诺依曼计算机体系的基本思想是存储程序，也就是将用指令序列描述的解题程序与原始数据一起存储到计算机中。计算机只要一启动，就能自动地取出一条条指令并直行之，直至程序执行完毕，得到计算结果为止。
按此思想设计的计算机硬件系统包含运算器、控制器、存储器、输入设备和输出设备五个基本部件。
存储体：由许多存储单元构成。
计算机在存储数据时，以存储单元为单位进行存取。机器的所有存储单元长度相同，一般由8的整数倍个存储元构成。同一单元的存储元必须并行工作，同时读出写入。由许多存储单元构成一台机器的存储体。由于每个存储单元在存储体中的地位平等，为区别不同单元，给每个存储单元赋予地址。
计算机组成原理习题讲解
J1 J2 … J7 Sf S1Байду номын сангаасS2 … S23
最大正数：011…1 011…1，即 (1-2-23)×2127 最小负数：011…1 100…0，即 -2127 最小绝对值：100…0 000…1，即 2-23×2－128
例：设Ai、Bi表示两个一位的二进制数，Ci是来自低位的 进位，将Ai、Bi及Ci进行全加，得到相加以后的和Si以及 向高位的进位Ci+1。要求： （1）写出全加器的真值表。 （2）根据真值表写出Si和Ci+1的逻辑表达式。 （3）根据逻辑表达式，画出由与非门和异或门构成的全 加器逻辑图。
Si Ai Bi C i Ai Bi C i1 Ai Bi Ci Ai Bi Ci
最大正数：0111 011…1，即 (1-2-7)×27=127 非零最小正数：1000 010…0，即 2-1×2－8=2-9
绝对值最大负数：0111 100…1，
即 -(1-2-7)×27=-127
绝对值最小负数：1000 110…0，
即 -2-1×2-8=-2-9
3：有一个字长为16位的浮点数，阶码6位， 含一位阶符,用补码表示；尾数10位， 用补码表示,含一位数符；基数为2。请 写出： （1）最大正数的十进制表示, （2）最大负数的十进制表示, （3）最接近于零的正规格化数的十进制 表示。
例：假定有两种静态RAM芯片：1K×4位4片；4K×1位4 片，试用这些芯片构成4KB存储器。 1：说明如何用上述芯片组成该计算机的主存储器； 2：画出主存储器的组成框图。
新编计算机组成原理习题与解析
新编计算机组成原理习题与解析1. 单项选择题【例1】在浮点数运算中溢出的条件是。
A. 阶码最高位有进位B. 结果尾数溢出C. 阶码溢出D. 尾数规格化后阶码溢出解：在浮点数运算中，只有尾数规格化后阶码溢出，才表示运算结果溢出。
本题答案为D。
【例2】在浮点数运算中，下溢出指的是。
A. 运算结果的绝对值小于机器所能表示的最小绝对值B. 运算的结果小于机器所能表示的最小负数C. 运算的结果小于机器所能表示的最小正数D. 运算结果的最低有效位产生的错误解：在浮点数运算中，下溢出指的是运算的结果小于机器所能表示的最小负数，主要表现是规格化后阶码小于其能表示的最小负数。
本题答案为B。
【例3】浮点加减中的对阶是指。
A. 将较小的一个阶码调整到与较大的一个阶码相同B. 将较大的一个阶码调整到与较小的一个阶码相同C. 将被加数的阶码调整到与加数的阶码相同D. 将加数的阶码调整到与被加数的阶码相同解：浮点加减中的对阶是将较小的一个阶码调整到与较大的一个阶码相同。
本题答案为A。
【例4】两个浮点数相加，阶码用原码表示，一个数的阶码为7，另一个数的阶码为10，则需要将阶码较小的浮点数的小数点。
A. 左移2位B. 左移3位C. 右移2位D. 右移3位解：在对阶时总是让小阶码向大阶码看齐，这里将小阶码变为10，对应的尾数相应减小，即将小阶码的尾数右移3位，相当于它的小数点左移3位。
本题答案为B。
【例5】两个浮点数相加，阶码为5位（含1位符号位），阶码用二进制移码表示，x的阶码为11010（10），y的阶码为11000（8），则需要将阶码较小的浮点数的尾数。
A. 左移2位B. 左移3位C. 右移2位D. 右移3位解：x的阶码为11010，即x=01010，对应十进制数10，y的阶码为11000，即y=01000，对应十进制数8，两者相差2，所以需要将阶码较小的浮点数y的尾数右移2位。
本题答案为C。
也可以这样来求解，因为[x]移=11010，[y]移=11000，所以有[x-y]移=[x]移-[y]移+ 2n=11010-11000+10000=10010+10000=10010，则x-y=00010，为十进制数2。
计算机组成原理期末典型例题及答案
1) 请设计微指令格式（具体考虑控制字段，顺序控制字段只画 框图）
2) “ADD R0,R1”指令完成（R0） + (R1) R1 的操作，画出微程 序流程图. 解：
1) 组内地址 ：A12 ——A0 （A0 为低位）； 2) 组号译码使用 2 ：4 译码器； 3) RAM1 ，RAM 2 各用两片 SRAM 芯片位进行并联连接， 其中一片组成高 8 位，另一片组成低 8 位。 4) 用 /MREQ 作为 2 ：4 译码器使能控制端，该信号低电平（有 效）时，译码器工作。 5) CPU 的 R / /W 信 号与 SRAM 的/WE 端连接，当 R // W = 1 时存储器执行读操作， 当 R // W = 0 时，存储器执行写操作。如 图2
公共微程序信号
(2)流程图如图:
7. 某计算机的数据通路如图所示，其中 M—主存， MBR—主 存数据寄存器， MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D—暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直 通传送。所有双向箭头表示信息可以双向传送。
存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采 用异步式刷新方式比较合理。
DRAM 存储器来讲，两次刷新的最大时间间隔是 2ms. DRAM 芯片读/写周期为 0.5μs。假定 16K×1 位的 RAM 芯片由 128 ×128 矩阵存储元构成，刷新时只对 128 行进行异步式刷新，则刷新间 隔为 2ms/128 =15.6μs，可取刷新信号周期为 15μs .
计算机组成原理指令系统例题
计算机组成原理指令系统例题计算机组成原理是计算机科学中的重要基础课程，主要研究计算机硬件系统的组织、结构和功能，并重点探讨计算机的指令系统。
为了加深对指令系统的理解，我将给出一个例题并提供相关参考内容。
例题：考虑一个简化的指令系统，包含以下指令：add R1, R2, R3sub R1, R2, R3mul R1, R2, R3div R1, R2, R3jz R1, addressload R1, addressstore R1, address输出指令系统的格式、操作码格式、操作数寻址方式以及指令执行的功能。
参考内容：1. 指令系统的格式指令系统的格式是指指令在计算机中的存储和执行格式。
常见的指令格式有紧凑型和扩展型两种。
紧凑型指令格式将指令操作码和操作数紧凑地存储在一起，可节省存储空间并提高指令执行速度。
扩展型指令格式则将操作码和操作数分开存储，有利于指令的扩展和灵活性。
2. 操作码格式操作码格式表示指令的操作码部分。
在例题中，操作码的格式可以采用固定位数的二进制数。
例如，使用4位二进制数表示操作码，可以用0000表示add指令，0001表示sub指令，0010表示mul指令，0011表示div指令，0100表示jz指令，0101表示load指令，0110表示store指令。
3. 操作数寻址方式操作数寻址方式表示指令中操作数的寻址方式。
常见的操作数寻址方式包括紧随寻址、直接寻址、寄存器寻址、间接寻址、相对寻址和变址寻址等。
在例题中，可以采用寄存器寻址方式，即操作数采用寄存器R1、R2和R3来进行寻址。
4. 指令执行的功能指令执行的功能是指指令在计算机中实际执行的操作。
在例题中，按照指令的不同功能，可以得到以下执行结果：- add指令将R2和R3中的数据相加，并将结果存储到R1中。
- sub指令将R2和R3中的数据相减，并将结果存储到R1中。
- mul指令将R2和R3中的数据相乘，并将结果存储到R1中。
《计算机组成原理》典型例题讲解
分析设计计算：1.CPU 结构如图1所示，其中有一个累加寄存器AC ，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：（1） a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d 为程序计数器PC 。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC存贮器写 ：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM 芯片，地址空间0000H —3FFFH 。
现在再用几个16K ×8的芯片构成一个32K ×8的RAM 区域，使其地址空间为8000H —FFFFH 。
假设此RAM 芯片有/CS 和/WE 信号控制端。
CPU 地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W ，MREQ(存储器请求)，当且仅当MREQ 和R//W 同时有效时，CPU 才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU 与上述ROM 芯片和RAM 芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K ×8位。
由此可得存储器方案要点如下：（1） 用两片16K*8 RAM 芯片位进行串联连接，构成32K*8的RAM 区域。
片内地址 ：A 0 ——A 13 ，片选地址为：A 14——A 15；（2） 译码使用2 ：4 译码器；（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4） CPU 的R / /W 信 号与RAM 的/WE 端连接，当R // W = 1时存储器时，存储器执行写操作。
如图1图1CPU 与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM 区域，现在用一个SRAM 芯片（8K ×8位）形成一个16K ×16位的ROM 区域，起始地址为（2000）16 。
新编计算机组成原理习题与解析
新编计算机组成原理习题与解析1. 单项选择题【例1】在浮点数运算中溢出的条件是。
A. 阶码最高位有进位B. 结果尾数溢出C. 阶码溢出D. 尾数规格化后阶码溢出解：在浮点数运算中，只有尾数规格化后阶码溢出，才表示运算结果溢出。
本题答案为D。
【例2】在浮点数运算中，下溢出指的是。
A. 运算结果的绝对值小于机器所能表示的最小绝对值B. 运算的结果小于机器所能表示的最小负数C. 运算的结果小于机器所能表示的最小正数D. 运算结果的最低有效位产生的错误解：在浮点数运算中，下溢出指的是运算的结果小于机器所能表示的最小负数，主要表现是规格化后阶码小于其能表示的最小负数。
本题答案为B。
【例3】浮点加减中的对阶是指。
A. 将较小的一个阶码调整到与较大的一个阶码相同B. 将较大的一个阶码调整到与较小的一个阶码相同C. 将被加数的阶码调整到与加数的阶码相同D. 将加数的阶码调整到与被加数的阶码相同解：浮点加减中的对阶是将较小的一个阶码调整到与较大的一个阶码相同。
本题答案为A。
【例4】两个浮点数相加，阶码用原码表示，一个数的阶码为7，另一个数的阶码为10，则需要将阶码较小的浮点数的小数点。
A. 左移2位B. 左移3位C. 右移2位D. 右移3位解：在对阶时总是让小阶码向大阶码看齐，这里将小阶码变为10，对应的尾数相应减小，即将小阶码的尾数右移3位，相当于它的小数点左移3位。
本题答案为B。
【例5】两个浮点数相加，阶码为5位（含1位符号位），阶码用二进制移码表示，x的阶码为11010（10），y的阶码为11000（8），则需要将阶码较小的浮点数的尾数。
A. 左移2位B. 左移3位C. 右移2位D. 右移3位解：x的阶码为11010，即x=01010，对应十进制数10，y的阶码为11000，即y=01000，对应十进制数8，两者相差2，所以需要将阶码较小的浮点数y的尾数右移2位。
本题答案为C。
也可以这样来求解，因为[x]移=11010，[y]移=11000，所以有[x-y]移=[x]移-[y]移+ 2n=11010-11000+10000=10010+10000=10010，则x-y=00010，为十进制数2。
计算机组成原理习题解析..
4.3 主教材习题解析4.1 说明1M×l位DRAM片子的刷新方法，刷新周期定为8ms。
解：1M×l位DRAM片子的组织为1024×1024，(1024行1024列),每次刷新2048单元，在一个刷新周期内刷新512次，每次刷新间隔为8ms / 512 = 15.625微秒，即每隔15.625微秒刷新2行，在不到8ms时间全部刷新一遍(即刷新周期定为8ms)。
刷新时，送9位行地址A8~A0，行地址选通信号RAS#=L，写信号WE#=H (刷新是假读)4.2 用16k×8位的DRAM芯片构成64K×32位的存储器：画出该存储器的组成逻辑框图解：采用字位扩展法，4片16k×8位芯片组成一组为位扩展，形成32位字共用4组字扩展,构成64k×32的存储器。
4.3 设有一个具有20位地址和32位字长的存储器，求（1）该存储器能存储多少个字节的信息？（2）若存储器由512k×8位SRAM芯片组成，需要多少片？（3）需要多少位地址作芯片选择？解：（1）220×32 / 8 = 4MB（2）4MB / 512k×8位= 8片,2片构成1MB, 4MB需4组（3）2片构成1MB, 4MB需4组，用2位地址作芯片选择。
4.4. 用下列芯片构成存储系统，各需要多少个RAM芯片？需要多少位地址作为片外地址译码？设系统为20位地址线，采用全译码方式。
（1）512×4位RAM构成16KB的存储系统；（2）1024×1位RAM构成128KB的存储系统；（3）2K×4位RAM构成64KB的存储系统；（4）64K×1位RAM构成256KB的存储系统；解：1) 需要16KB/512×4=64片片外地址译码需11位地址线。
2) 需要128KB/1K×1=1024片片外地址译码需10位地址线。
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分析设计计算：1.CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1）标明图中四个寄存器的名称。
（2）简述指令从主存取到控制器的数据通路。
（3）简述数据在运算器和主存之间进行存/ 取访问的数据通路。
图1解：（1）a为数据缓冲寄存器DR ，b为指令寄存器IR ，c为主存地址寄存器，d为程序计数器PC。
（2）主存M →缓冲寄存器DR →指令寄存器IR →操作控制器。
（3）存贮器读：M →缓冲寄存器DR →ALU →AC存贮器写：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM芯片，地址空间0000H—3FFFH。
现在再用几个16K×8的芯片构成一个32K×8的RAM区域，使其地址空间为8000H—FFFFH。
假设此RAM芯片有/CS和/WE信号控制端。
CPU地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W，MREQ(存储器请求)，当且仅当MREQ 和R//W同时有效时，CPU才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU与上述ROM芯片和RAM芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K×8位。
由此可得存储器方案要点如下：（1）用两片16K*8 RAM芯片位进行串联连接，构成32K*8的RAM区域。
片内地址：A0——A13，片选地址为：A14——A15；（2）译码使用2 ：4 译码器；（3）用/MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4）CPU的R / /W信号与RAM的/WE端连接，当R // W = 1时存储器执行读操作，当R // W = 0时，存储器执行写操作。
如图100003FFF8000图1CPU与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。
假设SRAM芯片有/CS和/WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R / /W（读/ 写），/MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。
要求：（1）满足已知条件的存储器，画出地址码方案。
（2）画出ROM与RAM同CPU连接图。
解：存储器地址空间分布如图1所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：（5）组内地址：A12——A0（A0为低位）；（6）组号译码使用2 ：4 译码器；（7）RAM1，RAM 2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。
（8）用/MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（9）CPU的R / /W信号与SRAM的/WE端连接，当R // W = 1时存储器执行读操作，当R // W = 0时，存储器执行写操作。
如图2图1图24. 参见下图数据通路，画出数据指令“STA R1,(R2)”的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的存贮单元中。
标出各微操作信号序列。
解：5. 用16K ×1位的动态RAM 芯片构成64K ×8位的存储器，要求：(1)画出该存储器组成的逻辑框图(2)设存储器的读写周期均为0.5μs ，CPU 在1μs 内至少要访问内存一次。
试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）根据题意，存储器总容量为64KB ，故地址线总需16位。
现使用16K ×1位的DRAM 芯片，共需32片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片2：4译码器(2) 根据已知条件，CPU 在1μs 内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较合理。
DRAM 存储器来讲，两次刷新的最大时间间隔是2ms.PC O ，G ，AR iR / /W = 1 (读)R 1O , G , DR iDR O ，G ，IR iR 2O ，G ，AR iR / /W = 0 (写)DRAM芯片读/写周期为0.5μs。
假定16K×1位的RAM芯片由128×128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6μs，可取刷新信号周期为15μs .6.某16位机运算器框图如图所示，其中ALU为加法器，S A,S B为锁存器，4个通用寄存器的读/写控制符号如下表所示：(1) 请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图）(2) “ADD R0,R1”指令完成（R0） + (R1) R1的操作，画出微程序流程图. 解：(1)微指令格式如下：1 2位 1 2位 1 1 1 1 1 1其中LDSA,LDSB为锁存器打入信号，CLR为S B清零信号；LSB为SB送原码控制信号，/LSB为SB送反码控制信号；I为公共微程序信号(2)流程图如图:7. 某计算机的数据通路如图所示，其中M—主存，MBR—主存数据寄存器，MAR—主存地址寄存器，R0-R3—通用寄存器，IR—指令寄存器，PC—程序计数器（具有自增能力），C、D--暂存器，ALU—算术逻辑单元（此处做加法器看待），移位器—左移、右移、直通传送。
所有双向箭头表示信息可以双向传送。
请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。
该指令的含义是两个数进行求和操作。
其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。
解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。
其中源操作数地址在R1中，所以是R1间接寻址。
目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。
指令周期流程图如图8. 下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。
已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。
17 10 9 0加法指令可写为“ADD X(R1)”。
其功能是（AC0）+ （（R i）+ X）→AC1，其中（（R i）+ X）部分通过寻址方式指向数据存贮器，现取R i为R1。
（1）请写出下列各寄存器的位数：程序计数器PC；指令寄存器IR；累加寄存器AC0和AC1；通用寄存器R0—R3；指令存储器的地址寄存器IAR；指令存储器的数据缓冲寄存器IDR；数据存储器的地址寄存器DAR；数据存储器的数据缓冲寄存器DDR。
（2）试画出ADD指令从取指令开始到执行结束的指令周期流程图。
解：（1）PC=14位IR=18位AC0=AC1=16位R0—R3=16位IAR=14位IDR=18位DAR=16位DDR=16位（2）加法指令“ADD X（R i）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（R i）加上指令格式中的X量值决定，可认为这是一种变址寻址。
指令周期流程图如图3。
图39.某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表，a—j 分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。
解：（答案不唯一）为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：01 e 01 b直接控制10 f 10 ia c d g 11 h 11 j4位2位2位10.设有一运算器数据通路如图2所示。
假设操作数a和b（补码）已分别放在通用寄存器R1和R2中，ALU有＋，－，M（传送）三种操作功能。
要求：（1）指出相容性微操作和相斥性微操作。
（2）用字段直接译码法设计适用此运算器的微指令格式。
图2解：（1）相斥性微操作有如下五组：移位器（R，L，V）ALU（+，-，M）A选通门的4个控制信号B选通门的7个控制信号寄存器的4个输入和输出控制信号相容性微操作：A选通门的任一信号与B选通门控制信号B选通门的任一信号与A选通门控制信号ALU的任一信号与加1控制信号五组控制信号中组与组之间是相容性的（2）每一小组的控制信号由于是相斥性的，故可以采用字段直接译码法，微指令格式如下：a b c d e f3 3 2 2 1 4001 MDR→A 001 PC→B 01 + 01 R 1+1 0001 Pcout010 R1→A 010 R1→B 10 - 10 L 0010 Pcin011 R2→A 011 R1→B 11 M 11 V 0011 R1out100 R3 →A 100 R2→B 0100 R1in101 R2→B 0101 R2out110 R3→B 0110 R2in111 R3→B 0111 R3out1000 R3in【例】CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。
主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。
上述地址为十进制，按字节编址。
现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。
【解】主存地址空间分布如图所示。
根据给定条件，选用EPROM：8K×8位芯片1片。
SRAM：8K×8位芯片3片，2K×8位芯片1片。
3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×8位芯片还需加门电路译码。