EDA技术实验3

实验三带有复位和时钟使能的十进制计数器
一、实验目的
1. 熟悉进程和signal的运用；
2. 进一步熟悉7段数码显示器的使用方法；
3. 进一步熟悉VHDL语句、语法。

二、实验内容
运用Quartus II 集成环境下的VHDL文本设计方法设计带有复位和时钟使能的十进制计数器，要求对输入的脉冲信号进行计数，并在实验箱的7段数码管上显示对应的十六进制计数值。

要求具有复位和使能功能，并能输出进位信号。

进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。

三、实验步骤及参考程序
实验步骤和方法参考实验一，引脚分配可参考右图。

参考程序：
--引用
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
--实体
entity cnt10 is
port( clk,rst,en: in std_logic; --rst:复位；
led7s: out std_logic_vector(7 downto 0);
cout: out std_logic);--进位信号
end;
--结构体
architecture bhh of cnt10 is
signal cq: std_logic_vector(3 downto 0);
begin
--clk上升沿计数
process(clk,rst,en)
variable cqi :std_logic_vector(3 downto 0);
begin
--复位
if rst='1' then
cqi:=(others=>'0');
--en为高电平时候计数
elsif clk'event and clk='1' then
if en='1' then
if cqi<9 then
cqi:=cqi+1;
else
cqi:=(others=>'0');
end if;
end if;
end if;
--进位
if cqi=9 then
cout<='1' ;
else
cout<='0';
end if;
cq<=cqi;
end process;
--当十进制的计数结果cq变化时,将其译为7段码显示
process(cq)
begin
case cq is
--第8位为数码管使能位
--低7位控制7段数码管，从低位到高位依次为ABCDEFG段
when "0000"=>led7s<="11000000";--0，数码管的G段不亮，显示为0
when "0001"=>led7s<="11111001";--1
when "0010"=>led7s<="10100100";--2
when "0011"=>led7s<="10110000";--3
when "0100"=>led7s<="10011001";--4
when "0101"=>led7s<="10010010";--5
when "0110"=>led7s<="10000010";--6
when "0111"=>led7s<="11111000";--7
when "1000"=>led7s<="10000000";--8
when "1001"=>led7s<="10010000";--9
when "1010"=>led7s<="10001000";--A
when "1011"=>led7s<="10000011";--B
when "1100"=>led7s<="11000110";--C
when "1101"=>led7s<="10100001";--D
when "1110"=>led7s<="10000110";--E
when "1111"=>led7s<="10001110";--F
when others=>null;
end case;
end process;
end;
波形图：
四、实验扩展及思考
1、思考十六进制计数器的设计方法
实验三带有并行置位的移位寄存器
一、实验目的
1. 学习移位寄存器的设计方法；
2. 进一步熟悉VHDL语句、语法。

二、实验内容
运用Quartus II 集成环境下的VHDL文本设计方法设计带有并行置位的移位寄存器，要求具有置位功能。

进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。

三、实验步骤及参考程序
实验步骤和方法参考实验一，引脚分配可参考右图。

参考程序：
--引用
library ieee;
use ieee.std_logic_1164.all;
--实体
entity shfrt is
port(clk,load : in std_logic;
din : in std_logic_vector(7 downto 0);
qb : out std_logic);
end;
--结构体
architecture bha of shfrt is
begin
process(clk,load)
variable reg8:std_logic_vector(7 downto 0);
begin
if clk'event and clk='1' then
if load ='1' then
reg8:=din;
else
reg8(6 downto 0) :=reg8(7 downto 1);
end if ;
end if ;
qb<=reg8(0);
end process;
end;
四、实验扩展及思考
1、思考在本试验的基础上，增加移位方向的控制。

2、思考循环移位寄存器的设计方法。

实验九较复杂电路的原理图设计
一、实验目的
1. 熟练掌握使用原理图设计较复杂电路；
2. 学习原理图设计中总线的表示以及使用方法。

二、实验内容
运用Quartus II 集成环境下的图形设计方法设计有时钟使能的两位十进制计数器。

进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。

三、实验步骤及参考电路图
参考电路：
图9-1 参考电路图
注意事项：如果输出端口使用总线类型，要先选定线形，线型，再画总线。

总线的命名原则形如：q[7..0],表示q为一条8位宽的总线。

总线中的某一根信号线用q[1]、q[2]等形式表示，线型为单根信号线。

如图9-1。

总线和单根信号线的命名方法都是用鼠标左键点中，当信号线变为蓝色时，直接用键盘输入信号线的名字；修改时，双击信号线名字既可以更改。

注意一定不能使用图9-2中的文字输入工具进行信号线的命名！
图9-2 总线类型
9-3 引脚分配图
图9-4 波形图
四、实验扩展及思考
1、思考怎么样使用VHDL语言描述该电路，实现同样的功能。