基于Verilog计算精度可调的整数除法器的设计

基于Verilog计算精度可调的整数除法器的设计
叶显阳;张海勇;皮代军;秦水介
【期刊名称】《现代电子技术》
【年(卷),期】2009(32)3
【摘要】传统整数除法算法采用多次相减的方法来实现运算,相减的过程耗费了大量时钟脉冲,而且对运算结果的最后一位没有进行处理.针对传统的整数除法器,提出一种基于Verilog计算精度可调的整数除法器的设计方法,运用移位、循环减法和四舍五入的方法对数据进行处理,提高了处理速度和精确度.用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证,结果显示该除法器达到了预期功能.
【总页数】2页(P146-147)
【作者】叶显阳;张海勇;皮代军;秦水介
【作者单位】贵州省光电子技术及应用重点实验室,贵州,贵阳,550025;贵州省光电子技术及应用重点实验室,贵州,贵阳,550025;贵州省光电子技术及应用重点实验室,贵州,贵阳,550025;贵州省光电子技术及应用重点实验室,贵州,贵阳,550025
【正文语种】中文
【中图分类】TN402
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