DSP-13DSP系统的基本设计

方案一
方案二
0
0
0
工作频率=外部时钟源3 工作频率=外部时钟源5
1
1
0
工作频率=外部时钟源2 工作频率=外部时钟源4
1
0
0
工作频率=内部时钟器3 工作频率=内部时钟器5
0
1
0
工作频率=外部时钟源1.5 工作频率=外部时钟源4.5
0
0
1
工作频率=外部时钟源2 工作频率=外部时钟源2
1
1
PLLMUL
0~14 15
0~14 15
0或偶数 奇数
PLL乘系数
0.5
0.25
PLLMUL+1
1
(PLLMUL+1)2
PLLMUL4
19
13.4 时钟电路设计
④ 复位时钟方式
C5402复位时设置的时钟方式
CLKMD1 CLKMD2 CLKMD3 CLKMD的复位值
时钟方式
0
0
0
0
0
1
0
1
电平转换标准不相同的，但满足接口电平的要求，即VOH≥VIH，VOL≤VIL。 只要采用能承受5V电压的LVC器件，且满足接口电流的要求，可以直接驱 动，否则需加驱动电路。
内核电源CVDD——采用3.3V、2.5V，或1.8V电源； I/O电源DVDD ——采用3.3V供电。
5V
电压调节器1
DVDD
(3.3V)
电压调节器2
CVDD (1.8V)
第一种方案
3.3V 电压调节器 第二种方案
DVDD (3.3V)
CVDD (1.8V)
5
13.2 电源电路的设计
产生电源的芯片: Maxim公司：MAX604、MAX748； TI公司：TPS71xx、TPS72xx、TPS73xx等系列。
其中 N: 驱动器件所带负载器件的数量。 23
13.5 DSP的电平转换电路设计
根据不同的应用场合，3.3V与5V电平转换有四种形式:
5V TTL器件驱动3.3V器件 3.3V TTL器件驱动5V TTL器件
5V TTL
3.3V LVC
3.3V LVC
5V TTL
5V CMOS器件驱动3.3V器件 3.3V TTL器件驱动5V CMOS器件
3.3V TTL LVT,LVC,LV
3.3V VCC
2.4 VOH 2.0 VIH 1.5 VT 0.8 VIL 0.4 VOL 0 GND
VOH: 输出高电平的下限值； VOL: 输出低电平的上限值； VIH: 输入高电平的下限值； VIL: 输入低电平的上限值。
5V TTL和3.3V TTL: 转换标准相同 5V CMOS和3.3V TTL: 存在电平匹配的问题
明
|IOH| ≥ NIIH IOL ≥ |NIIL|
驱动器件输出高电平电流|IOH|大于等于负载器件所需的总电流NIIH 驱动器件输出低电平电流IOL大于等于负载器件所需的总电流|NIIL|
VOH ≥ VIH 驱动器件输出高电平电压VOH大于等于负载器件输入高电平电压VIH
VOL ≤ VIL
驱动器件输出低电平电压VOL小于等于负载器件输入低电平电压VIL
0
1
0
0
1
1
0
1
1
1
1
0
1
0
1
1
E007H 9007H 4007H 1007H F007H 0000H F000H ——
PLL×15 PLL×10 PLL×5 PLL×2 PLL×1 2分频(PLL无效) 4分频(PLL无效)
保留 20
13.4 时钟电路设计
⑤ 倍频切换 必须先将PLL的工作方式从倍频方式(PLL方式)切换到分频 方式(DIV方式)，然后再切换到新的倍频方式。
5V CMOS
3.3V LVC
3.3V LVC
5V CMOS
24
13.5 DSP的电平转换电路设计
① 5V TTL器件驱动3.3V TTL器件(LVC)
5V TTL
3.3V LVC
电平转换标准相同，接口电平匹配。只要3.3V器件能承受5V电压， 并且满足接口电流条件，可以直接连接驱动，否则需加驱动电路。
5V
549k
3.3V
309k 169k
6.4V
750k
R2 169k 169k 169k 169k
9
13.2 电源电路的设计
③ 采用双电源供电
TI公司提供的双电源芯片：
TPS73HD301
固定的输出电压: 3.3V 可调的输出电压: 1.2V~9.75V
TPS73HD325 — 固定的输出电压: 3.3V和2.5V
【例】 从某一倍频方式切换到PLL×1方式。
STM #00H，CLKMD Status：LDM CLKMD，A
AND #01H，A BC Status，ANEQ STM #03EFH，CLKMD
STM #03EFH，CLKMD
；切换到DIV方式
；测试PLLSTATUS位
；若A≠0，则转移， ；表明还没有切换到DIV方式 ；若A=0，则顺序执行 ；切换到PLL×1方式
1
1
1
工作频率=内部时钟器2 工作频率=内部时钟器2
1
0
1
工作频率=外部时钟源1 工作频率=外部时钟源1
0
1
1
停止工作
停止工作
注意： ① 时钟方式的选择方案是针对不同的 C54x芯片而言。
② 停止工作方式等效于IDLE3省电方式。
17
13.4 时钟电路设计
(2) 软件配置的PLL
软件配置的PLL利用编程对时钟方式寄存器CLKMD设定来定义PLL 时钟模块中的时钟配置。
4 1EN FB/SENSE 25
5 1IN
1OUT 24
6 1IN
1OUT 23
7 NC
2RESET 22
8 NC
NC 21
9 2GND
NC 20
10 2EN
2SENSE 19
11 2IN 12 2IN
2OUT 18 2OUT 17
13 NC 14 NC
NC 16 NC 15
R2 100k
&
RESET to DSP PG
TPS73HD318 — 固定的输出电压: 3.3V和1.8V
每路电源的最大输出电流为750mA，并且提供两个宽度为 200ms的低电平复位脉冲。
10
13.2 电源电路的设计
5V
C0 1F
C1 1F
R1
TPS73HD318
100k
1 NC
1RESET 28
2 NC
NC 27
3 1GND
NC 26
13.4 时钟电路设计
锁相环PLL
PLL具有频率放大和时钟信号提纯的作用，可以使外部时钟源的频率低 于CPU的机器周期，以降低因高速开关时钟所引起的高频噪声。
C54x的锁相环有两种形式：
硬件配置的PLL：用于C541、C542、C543、C545和C546； 软件可编程PLL：用于C545A、C546A、C548、C549、C5402、C5410和 C5420。
+3.3V
330pF
7
13.2 电源电路的设计
② 采用可调电压的单电源供电
TI公司的TPS7101、TPS7201和TPS7301等芯片提供了可调 节的输出电压，其调节范围为1.2V~9.75V。
TPS7301
VI > 2.7V
< 0.5V 0.1F
IN RESET
EN
OUT
FB GND
至系统复位
第13讲 DSP硬件系统的基本设计
电源电路设计 复位电路设计 时钟电路设计 电平转换电路设计
1
问题思考
DSP最小系统包括哪些部分？ DSP系统电源如何设计？ DSP系统复位电路如何设计？ DSP系统时钟电路如何设计？如何用软件设置时钟？ 什么情况下需要电平转换电路？
2
3
13.1 概述
250k
V0
R1
10F
R2
8
13.2 电源电路的设计
输出电压与外接电阻的关系式：
V0
Vref
(1
R1 R2
)
输出电压V0与外电阻R1和R2的编程表:
输出电压V0
R1
R2
输出电压V0
R1
1.5V
45 k 169k
3.6V
348k
1.8V
88k
169k
4V
402k
2.5V
191k 169k
VCC
R
74HC14
1
1
C
TMS320C54x RS
12
13.3 复位电路的设计
（2）手动复位电路 手动复位电路是通过上电或按钮两种方式对芯片进行复位。
◆当按钮闭合时，电容C通过
按钮和R1进行放电，使电容C VCC
R
上的电压降为0；
◆当按钮断开时，电容C的充
R1 C
电过程与上电复位相同，从而
实现手动复位。
3.3V单电源供电 TI公司的TPS7133、TPS7233和TPS7333； Maxim公司的MAX604、MAX748。
可调电压的单电源供电 TI公司的TPS7101、TPS7201和TPS7301。
双电源供电
TI公司的TPS73HD301、TPS73HD325、
TPS73HD318等芯片。
22
13.5 DSP的电平转换电路设计
（2） 3.3V与5V电平转换的形式 一个系统同时存在3.3V和5V系列芯片时，必须考虑：
① 3.3V的芯片是否能承受5V电压； ② 驱动器件的与负载器件要求的输入逻辑电平是否匹配； ③ 驱动电路的最大电流是否大于负载器件所要求的电流。
驱动 负载 器件 器件
说
1.8V CVDD
DL4148
D1 C3 33F
D2
C2 33F
DL4148 DL5817
TMS320VC5402
D3
DVDD
3.3V
GND
由TPS73HD318芯片组成的双电源电路
11
13.3 复位电路的设计
硬件复位有以下几种方法:
◆上电复位
◆手动复位
◆自动复位
(1) 上电复位电路
利用RC电路的延迟特性 来产生复位所需要的低电 平时间。由RC电路和施密 特触发器组成。
C54x时钟信号的产生有两种方法： 使用外部时钟源； 使用芯片内部的振荡器。
(1) 使用外部时钟源
(2)使用芯片内部的振荡器
将外部时钟信 号直接加到 DSP芯片的 X2/CLKIN引脚 ，而X1引脚悬 空。
X1 VDD
X2/CLKIN
外部晶振
X1
X2/CLKIN
C1
C2
C1=C2=20pF
15
TMS320C54x RS
13
13.3 复位电路的设计
（3）自动复位电路
MAX706R是一种能与具有3.3V工作电压的DSP芯片相匹 配的自动复位电路。
MAX706R
1 MR
WDO 8
VCC
2 VCC
RES 7
至DSP的复位端 RS
3 GND
6
WDI
CLK来自DSP的输出端
4
PFI
5
PFO
14
13.4 时钟电路设计
时钟发生器 PLL工作 选择位 状态位
18
13.4 时钟电路设计
② 软件PLL的工作方式
PLL方式，即倍频方式。 工作频率等于输入时钟CLKIN乘以PLL的乘系数。
DIV方式，即分频方式。 对输入时钟CLKIN进行2分频或4分频。
③ 软件PLL的乘系数
PLLNDIV
PLLDIV
0
X
0
X
1
0
1
0
1
1
(1) 硬件配置的PLL
硬件配置的PLL是通过设定C54x的3个时钟模式引脚(CLKMD1、CL KMD2和CLKMD3)的状态来选择时钟方式。上电复位时，C54x根据这 三个引脚的电平，决定PLL的工作状态。
16
13.4 时钟电路设计
硬件PLL的配置方式
引脚状态
时钟方式
CLKMD1 CLKMD2 CLKMD3
21
13.5 DSP的电平转换电路设计
(1) 各种电平的转换标准
5V CMOS、5V TTL和3.3V TTL电平的转换标准：
5V CMOS
5V VCC 4.4 VOH 3.5 VIH
2.5 VT
1.5 VIL
0.5 VOL 0 GND
5V TTL 标准TTL
5V VCC
2.4 VOH 2.0 VIH 1.5 VT 0.8 VIL 0.4 VOL 0 GND
软件PLL的时钟定标器提供各种时钟乘法器系数，并能直接接通和关 断PLL。
① 时钟方式寄存器CLKMD
15 ~ 12 11
CLKMD 0058H
PLLMUL
PLLDIV
PLL 乘数
PLL 除数
10 ~ 3
PLLCOUNT
PLL 计数器
2
1
0
PLLON/OFF PLLNDIV PLLSTATUS
PLL 通/断位
一个完整的DSP系统通常是由DSP芯片和其他相应的外围器 件构成。
本讲主要以TMS320C54x系列芯片为例，介绍DSP硬件系统 的基本设计，包括: 电源电路 复位电路 时钟电路 电平转换电路
4
13.2 电源电路的设计
C54x系列芯片大部分都采用低电压设计，并且采用双电源 供电，即：
6
13.2 电源电路的设计
① 采用3.3V单电源供电
1 V+ MAX748 V+ 16
1000pF 2 SHEN 3 REF
V+ 15 LX 14
4 NC
LX 13
5 NC
LX 12
6
0.047F
NC
7 SS
GND 11 GND 10
8 CC
OUT 9
电源电压：3.3V
Vcc
最大电流：2A
22H 22H
② 3.3V TTL器件(LVC)驱动5V TTL器件
3.3V LVC
5V TTL
电平转换标准相同，并满足接驱动，否则加驱动电路。
25
13.5 DSP的电平转换电路设计
③ 5V CMOS器件驱动3.3V TTL器件(LVC)
5V CMOS
3.3V LVC