DDR3 硬件设计和 Layout 设计【中为电子科技工作室.】

DDR3硬件设计和Layout设计译自飞思卡尔官方文档
Hardware and Layout Design Considerations for DDR3 SDRAM
Memory Interfaces
目录
1 设计检查表 (3)
2 终端匹配电阻功耗计算 (8)
3 VREF (8)
4 VTT电压轨 (8)
5 DDR布线 (9)
5.1 数据线— MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7] (9)
5.2 Layout建议 (10)
6 仿真 (12)
7 扩展阅读 (13)
8 历史版本 (13)
9 声明 (13)
这是一篇关于DDR3 SDRAM IP core的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。

飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。

1 设计检查表
如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。

MDQSx/x。

DDR3数据线在做蛇形走线等长匹配时，应该保证蛇形走线间至少有25mil 的间距。

2 终端匹配电阻功耗计算
DDR的地址线和控制线会有灌电流和拉电流经终端电阻R T流过，那么该电阻的功耗计算如下：
Power = x R T = x (47Ω) = 7.5mW
根据上述，我们需要选择高达1/16W的电阻。

另外，V TT电流的计算请参看第4节。

3 V REF
V REF电流需求相对较小，低于3mA。

V REF是为控制器和DDR芯片的差分接收器提供0.75V 的直流偏置（V DD/2），V REF的误差或噪声可能会在总线上引起时序错误、不期望的抖动和误动作等。

为避免上述问题，V REF噪声必须控制在JEDEC要求范围内，因此，V REF和V TT不能在同一平面，因为DRAM的V REF对V TT的噪声很敏感。

但是，VREF和VTT的产生必须经由同一个电源产生，以保证高度统一，所以每一个VREF要放置合适的去耦电容（包括控制器、每一个DIMM/DDR芯片、V REF电源），并且做到布局布线简单，预防潜在问题。

关于V REF和V TT的供给，有大量的现成专用芯片，并且也能保证V REF和V TT的产生来自同一个电源。

不论哪种技术，V REF必须满足JEDEC的要求，这样才能可靠运行。

4 V TT电压轨
在设计时，VTT的最大电流必须考虑，一些参数在表2中可得体现。

表2 VTT最大电流
基于这种终端匹配方案，我们可以计算V TT的灌电流，具体如下：
(V DD_max–V TT_min)/(R T+ R DRVR) = (1.575 – 0.702 V) / (47 + 20) = 13 mA 然后，计算一下V TT拉电流，具体如下：
(V TT_max–V OL ) / (R T+ R S+ R DRVR) = (0.798 – 0 V) / (47 + 20) = 12 mA 如果总线上的高低电平数量相当，那么V TT电源基本不会耗能，然而，如果总线上的地址线/命令线/控制线（~28条信号线）都为低电平，那么V TT的瞬态电流将达到350mA。

按照JEDEC规范VTT必须提供相对严格的电压。

5 DDR布线
为确保DDR接口布局布线最合理最优化，飞思卡尔推荐如下布线顺序：
1.数据线
2.地址线/命令线/控制线
3.时钟线
数据线组在命令/地址/控制线组被布置是因为数据线的速度2倍于时钟线，信号完整性要求更高。

除此之外，数据组是DDR接口的最大部分，并且有等长要求（通道内/通道与通道之间）。

地址线/命令线、控制线还有数据线都和时钟线有对应关系，因此，时钟线的长度必须满足多种对应关系，设计者最好进行仿真构建合适时序，确保这些关系的满足。

5.1 数据线—MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7]
DDR接口的数据线是一组源同步信号，数据的变化参考到DQS线（data strobe）而非时钟线本身，并且在DQS的上升沿或下降沿都有数据传输，速率是DQS的2倍。

每一个数据通道包括DQ、DQS/和DM，共11条信号线，这11条信号线的长度关系是非常关键的，表3描述了它们之间的关系。

当进行长度匹配时，在每个通道内，最好以DQS为参考。

通道与通道间的长度匹配也是很重要的，一定要符号JEDEC规定的t DQSS参数的要求，这通常也被称为写数据延迟窗口，通道与通道之间的匹配虽然没通道内时序匹配要求严格，但也不能被忽视。

表3 数据通道的分配
注：每一通道内（11条信号线）必须进行等长处理。

5.2 Layout建议
飞思卡尔强烈推荐每个数据通道都要参考到完整的地平面，确保其低感抗的回流路径，从而保证最优的信号完整性，之所以这样设计是因为数据的速率是时钟速率的2倍。

通道内的信号线（11条信号线）应该走在同一层，最小化过孔数量，并且每条走线上的过孔数量尽量相同，以保证统一的信号特性。

从控制器芯片的角度来看，各通道信号的引脚应尽量放在一块；从PCB设计者角度来看，各通道布线应该交错排布在不同层，如图1和图2所示。

图1 数据通道交错排布1
图2 数据通道交错排布2
6 仿真
本文档提供了通用的DDR3硬件设计和Layout，本文档提及的规则和建议可作为设计的基线，DDR3的接口都是些高频信号，强烈建议PCB工程师通过仿真进行各方面验证（包括信号完整性、时序等）。

为配合内存厂商，飞思卡尔提供IBIS仿真模型，PCB设计者可以通过以下几方面来优化设计：
■优化时钟信号组的关系，以最大限度地提高建立和保持时间。

■优化终端电阻值，优化信号眼图：
■眼图保证有足够的张度，同时满足时序和AC输入电平。

■不要超过最大过冲和下冲量。

■信号摆率在规定范围内。

图3给出了SSTL 信号波形。

图3 SSTL 信号波形
7 扩展阅读
在DDR 设计中，下述文档可能有用：
■ DDR3 chapter of the corresponding PowerQUICC or QorIQ processor reference manual ■ Micro 文档：Design Guide for DDR3-1066 UDIMM systems: TN_41_08
■ JEDEC 文档：the DDR3 SDRAM specification
8 历史版本
9 声明
由于个人水平有限，翻译难免有误，如想得到准确信息，请查阅官方英文文档。

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