帧同步实验报告.doc

帧同步实验报告
实验八帧同步信号恢复实验
一、实验目的
1. 掌握巴克码识别原理。

2. 掌握同步保护原理。

3. 掌握假同步、漏同步、捕捉态、维持态概念。

二、实验内容
1. 观察帧同步码无错误时帧同步器的维持态。

2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。

3. 观察同步器的假同步现象和同步保护作用。

三、基本原理原理说明
一、帧同步码插入方式及码型1．集中插入
在一帧开始的n位集中插入n n比特帧同步码，PDH中的A律PCM基群、二次群、三三次、四次群，μ律PCM二次群、三次群、四次群以及S S DH中各个等级的同步传输模块都采用集中插入式。

2．分散插入式
n比特帧同步码分散地插入到n帧内，，每帧插入1比持，μ律PCM基群及△M系统采用分散插插入式。

分散插入式无国际标准，集中插入式有国际标准准。

帧同步码出现的周期为帧周期的整数信，即在每N帧帧的相同位置插入帧同步码。

3．帧同步码码型选择原则则假同步概率小
有尖锐的自相关特性，以减小漏同步概概率
如A律PCM基群的帧同步码为001101，设“1”对应正电平1，“0”码对应负电平-1，则此帧同同步码的自相关特性如下图所示
R
3 -1
-4 -3 -5
-5
7 -1
0 -1
-5
3
4
-5
3
j
-1
二、帧同步码识别
介绍常用的集集中插入帧同步码的识别方法。

设帧同码为00110111，当帧同步
码全部进入移位寄存器时它的7个
输出端端全为高电平，相加器3个输u0 L
出端全为高电平平，表示ui=1+2+4=7。

门限L由3个输入电平平决定，它们
的权值分别为1，2，4。

移位寄存器
i
比较器的功能为uo??据此可得以下波形：
0,u u?Li?
1,uL
PCM码流
u0三、识别器器性能
设误码率为Pe，n帧码位，L=n-m，，求漏漏识别概率P1和假识别概率P2以及同步识别时间ts。

1．漏识别概率
正确识别概率为?CnP e e n??，故
m
P1?1?
e
e
m
n??
，m=0时P1?nPe
门限L越低低，Pe越小，则漏识别概率越小。

2．假识别概率
n位信码产生一个假识别信号的概率为P2?2
n
C
m
n
m?0时P2?2?n
门限越越高，帧码位数越多，则假识别概率越小。

3．同步识别别时间ts
P1=P2=0时，ts=NTs，N为一个个同步帧中码元位数，Ts为码元宽度一个同步帧中产产生一个假识别信号概率为P2?NP2，故当P1≠0、、P2≠0时
ts?NTs
分散插入帧同步码的同步识识别时间为ts?N2Ts
可见集中插入式同步识别时间间远小于分散插入式的同步识别时间。

四、同步保护
无同步保护时，同步系统的漏同步概率PL等于识别器漏漏识别概率P1，假同步概率Pj等于识别器的假识别概率率平P2。

由上述分析可见。

当信道误码率一定时，增大帧帧码长度、降低门限可减少漏同步概率，同时使假同步概率率也足够低，但帧码太长，将降低有效信息的传输速度，是是不允许的。

这一矛盾可用同步保护电路解决。

1．后方方保护
当帧同步系统处于捕捉态时，连续?个同步帧时间间内识别器有输出时，同步系统进入同步状态，输出帧同步步信号。

此措施可减小假同步概率。

也可以在采取此此措施的同时提高门限电平以进一步减小假同步概率。

2．前方保护
当帧同步系统处于同步态时，连续β个同同步帧时间内识别器检测不到帧同步码，则系统回到捕捉态态。

此措施可以减小漏同步概率。

也可以在采取此措施的的同时降低限电平，以进一步减小漏同步概率。

3．同步步性能
设门限等于帧码码元数n，同步帧长为N比持，同同步周期为TF秒，则
PL?
Pj?N?2?n??
NnPe
]TF 22
同步建立时间t p?[1?
电路原理
在时分复用通信系统中，为了正正确地传输信息，必须在信息码流中插入一定数量的帧同步步码，可以集中插入、也可以分散插入。

本实验系统中帧同同步码为7位巴克码，集中插入到每帧的第2至第8个码元元位置上。

帧同步模块的原理框图及电原理图分别如图88-1、图8-2所示。

本模块有以下测试点及输入输输出点：? NRZ-IN 数字基带信号输入点? BS-IN 位同步信号输入点? GAL 巴克码识别器输出信号测试点? ÷24 24分分频器输出信号测试点? TH 判决门限电平测试试点? FS-OUT 帧同步信号输出点/测试点图8-1中各单元与图8-2中元器件的对应关系如下下：? ÷24分频器计数器；? 移位寄存器四四位移位寄存器? 相加器可编程逻辑器件??判决器可编程逻辑器件
单稳? 与门1?与门2? 与门3? 与门4? 或门? ÷3分频器器? 触发器
单稳态触发器与门与门与门与与门或门计数器JK 触发器
图8-1 帧同步模模块原理框图
从总体上看，本模块可分为巴克码识别器及及同步保护两部分。

巴克码识别器包括移位寄存器、相加器器和判决器，图8-1中的其余部分完成同步保护功能。

移位寄存器由两片74175组成，移位时钟信号是位同步步信号。

当7位巴克码全部进入移位寄存器时，UFS44的Q1、Q2、Q3、Q4及UFS5的Q2、Q3、Q Q4都为1，它们输入到相加器UFS6的数据输入端D00~D6，UFS6的输出端Y0、Y1、Y2都为1，表表示输入端为7个1。

若Y2Y1Y0=100时，表示输输入端有4个1，依此类推，Y2Y1Y0的不同状态表示示了UFS6输入端为1的个数。

判决器UFS6有6个输输入端。

IN2、IN1、IN0分别与UFS6的Y2、、Y1、Y0相连，L2、L1、L0与判决门限控制电压压相连，L2、L1已设置为1，而L0由同步保护部分控控制，可能为1也可能为0。

在帧同步模块电路中有发光二二极管指示灯P3与判决门限控制电压相对应，即与L0对对应，灯亮对应1，灯熄对应0。

判决电平测试点TH就是是L0信号，它与指示灯P3状态相对应。

当L2L1L00=111时门限为7，灯亮，TH为高电平；当L2L11L0=110时门限为6，P3熄，TH为低电平。

当U U52输入端为1的个数大于或等于判决门限于L2L11L0，识别器就会输出一个脉冲信号。

当基带信号里的的帧同步码无错误时，把位同步信号和数字基带信号输入给给移位寄存器，识别器就会有帧同步识别信
号GAL输出，，各种信号波形及时序关系如图8-3所示，GAL 信号的的上升沿与最后一位帧同步码的结束时刻对齐。

图中还给出出了÷24信号及帧同步器最终输出的帧同步信号FS-O O UT，FS-OUT的上升沿稍迟后于GAL的上升沿。

S-INGAL÷24FS-OUT
图8-3 帧帧同步器信号波形
÷24信号是将位同步信号进行24分分频得到的，其周期与帧同步信号的周期相同，但其相位不不一定符合要求。

当识别器输出一个GAL脉冲信号时，在在GAL信号和同步保护器的作用下，÷24电路置零，从从而使输出的÷24信号下降沿与GAL信号的上升沿对齐齐。

÷24信号再送给后级的单稳电路，单稳设置为下降沿沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延延迟。

同步器最终输出的帧同步信号FS-OUT 是由由同步保护器中的与门3对单稳输出的信号及状态触发器的的Q端输出信号进行“与”运算得到的。

电路中同步保保护器的作用是减小假同步和漏同步。

当无基带信号输入入时，识别器没有输出，与门1关闭、与门2打开，单稳输输出信号通过与门2÷3电路，÷3电路的输出信号使状态态触发器置“0”，从而关闭与门3，同步器无输出信号，，此时Q的高电平把判决器的门限置为7、且关闭或门、打打开与门1，同步器处于捕捉态。

只要识别器输出一个G A A L信号，与门4就可以输出一个置零脉冲使÷24分频器器置
零，÷24分频器输出与GAL信号同频同相的的周期期信号。

识别器输出的GAL脉冲信号通过与门1后使状态态触发器置“1”，从而打开与门3，输出帧同步信号F S S-OUT，同时使判决器门限降为6、打开或门、同步器器进入维持状态。

在维持状态下，因为判决门限较低，故识识别器的漏识别概率减小，假识别概率增加。

但假识别信号号与单稳输出信号不同步，故与门1、与门4不输出假识别别信号，从而使假识别信号不影响÷24电路的工作状态，，与门3输出的仍是正确的帧同步信号。

实验中可根据判决决门限指示灯P3判断同步器处于何种状态，P3亮为捕捉捉态，P3熄为同步态。

在维持状态下，识别器也可能出出现漏识别。

但由于漏识别概率比较小，连续
目录
1.前言........................................................................................ .. (2)
2. 实验目的 (2)
3. 实验任务 (22)
4. 帧同步系统实现原理 (2)
帧结构........................................................................................ .. (2)
帧同步的原理........................................................................................ . (4)
5. 帧同步电电路模块设计 (5)
模块外部管脚........................................................................................ .. (5)
设计思路........................................................................................ (5)
6. 帧同步检测模块设计 (6)
7. 仿真、测试试、综合与分析 (8)
8.实验总结与心得 (11)
9. Verilog代码码....................................................................................
13
主模块代码........................................................................................ . (13)
测试模块代码........................................................................................ .. (15)
1．前言
两个工作站之之间以报文分组为单位传输信息时，必须将线路上的数据流流划分成报文分组规程的帧，以帧的格式进行传送。

帧的帧帧标识位用来标识帧的开始和结束。

通信开通时，当检测到到帧标识，即认为是帧的开始，然后在数据传输过程中一旦旦检测到帧标识F即表示帧结束。

之所以要把比特组合成以以帧为单位传送，是为了在出错时，可只将有错的帧重发，，而不必将全部数据重新发送，从而提高了效率。

帧同步步指的是接收方应当能从接收到的二进制比特流中区分出帧帧的起始与终止。

本文中在linux操作系统下，用具具有强大的行为描述能力和丰富的仿真语句的veril o o g HDL语言来描述PCM帧同步检测及告警系统，并并用大型EDA软件cadence对其进行仿
真、综合和和逻辑验证。

2．实验目的
1. 掌握利用Ver i log进行专用集成电路设计的流程和方法。

2. 学学习用cadence软件进行EDA设计综合的方法。

3. 提高用书本知识解决实际问题的能力。

3．实验验任务
1. 画出电路实现帧同步、失步的检测流程。

2. 用verilog HDL 进行frame电路路的描述。

3. 写出正确的测试文件,测试文件必须包包括从“帧同步”到“帧同步”再到
“帧同步”的状态转转变过程。

4. 在linux环境下使用Veri l og XL模拟器进行verilog 语言文件进行仿
真测试，测试无误后进行电路综合。

4．帧同步系统统实现原理
帧结构
编码数字信号是一个无头无尾的数码码流，尽管其中含有大量的信息，但若不能分辨一个样值所所对应的码子，将无法进行正确的译码。

在时分多路通信中中，若不能判定各话路的序号，将无法进行准确的通信。

所所谓帧结构，就是一种按时
隙分配的重复性图案。

在PC M M基群设备中是以帧结构为准则，将各种信息规律性地相互互交叉汇总后形成高速码流。

对于数码率为2048kb/s 的设备而言，由于取样频率为8 kHz，，每个样值编8 位码，则应能传输32 路64kb/s 信息码。

为了保证收、发双方步调一致地工作作，有必要在信息码流中插入一些完成同步功能的同步码、、对告码以及每个话路的随路信令等非语声信息，其传输输速率之和为128kb／s ，即占用了两个话路。

因因此，PCM 基群的话路数只有30 个，故称为P C C M30／32 路系统。

为了扩大通信容量，
高次群复复接设备均以这种系统为基本复接单元。

因此，将PCM30/32 路系统称为基群。

基群的帧结构如下图。

在PCM 30／32 路制式中，取样周期为1255us，每个样值编8 位码，称一个码字。

为了保全码字字，避免译码差错，在基群中是按码字复接的，那么，只要要在125us 的时间内将32 路信号在时间上排开就就组成了一帧。

每传一个码字的时间称为一个时隙，以T S S i表示，并规定TS0 时隙为同步时隙，作为一帧的开开始，在这个时隙中传送帧同步码和对告码。

图表1帧结构示意图
在TSo 时隙中，同步码和对告码交替替传送，常将传送
同步码的那一帧称为偶帧，传送对告码的的一帧称为奇帧。

TSo 时隙的第一位码留给国际通信使使用，也可用于CRC 校验等，不用时发“1”。

T S S l6 时隙为信令时隙，主要传送30 个话路的信令码码。

每个话路的信令有四位，分别记为a、b、c、d，．．其中b、c、d 不用时固定发“101”。

由于一帧内内的TS16 时隙中只能传送两个话路的信令码，将300个话路的信令码各传输一次需要15 帧的时
间，各各帧的TS16 时隙中前4 位码传送第1～15 路的的信令码，后4 位码传送第16～30 路的信令码。

为为了正确分离信令码,并传送复帧对告信号,需要插入复帧帧同步码及复帧对告码，故将16 帧组成一个复帧，一个个复帧内的各帧记为Fi。

在F0 帧的TSl6 时隙
内传送复帧同步码和复帧对告码，并以F0 帧作为一个复复帧的开始。

其他15 帧的TSl6 时隙内传送30个话路的信令码，其中F1 帧TSl6 时隙传送第11路、第16 路的信令码，F2 帧TSl6 时隙传传送第2 路，第17 路的信令码，依次类推。

帧结构构中的基本参数：
数码率：32×8kHz×8b＝＝2048kb／s
一帧的比特数：32×8b＝2566b
帧周期：1／8000Hz＝125us
每时时隙的时间：125us÷32＝
每位码的时间：÷8＝＝488ns
复帧周期：125us×l6＝2m s s
帧同步的原理
帧同步系统是保证收、发双方同步工作作的重要单元。

从基群的帧结构中可知，同步时隙TS0是是奇、偶帧两种形式的图案交替，即偶帧TS0时隙的D22~D8为帧同步码“0011011”，奇帧TS0时隙隙的D2固定为“1”。

为了提供防止伪帧定位的附加保护护措施和提高比特五码检测能力，TS0时隙中的第一位码码作为循环冗余校验CRC码。

在帧失步的情况下，帧定定位恢复的判定依据为：
①第一次检测到正确的偶帧定定位信号；
②核实下一奇帧TS0时隙中第二比特为“1”；
③再下一帧第二次出现正确的帧定位信号。

以上三条必须都满足，缺一不可。

在帧同步的情况下，帧帧定位失步的判定依据为：
①第一次检测不到正确的偶偶帧定位信号；
②核实下一奇帧TS0时隙中第二比特特不为“1”；
③再下一帧第二次不出现正确的帧定位位信号。

以上三条必须都满足时，系统立即进入失步状态态。

信号在传输过程中不可避免地存在误码，因此，要求求帧同步系统具有一定的稳定性，才能抵御误码对同步的影影响。

具体地说，如果同步码由于误码产生差错，不应该使使系统脱离同步态，这就要求同步电路具有前方保护的功能能，即应该满足帧失步的判据。

当确认系统已经失步时，应应立即捕捉同步码。

当系统工作在同步态时，由于帧同步步码插在偶帧的ST0 时隙，因此，每两帧进行一次同步步检出。

当系统失步后，为了尽快从信码中捕捉到帧同步码码组，电路由按帧检测转为按位检测。

由于信码中可能出现现与帧同步码型完全相同的码字，因此，当电路捕捉到同步步码型时，并不一定是帧同步码，必须进行校核，以防止伪伪帧同步。

校核的方法是：一旦捕捉到同步码字，电路立即即由按位检测改为按帧检测。

由于TS0 时隙中，偶帧总总是帧同步码，奇帧的第二比特一定为“1”，其出现是有有规律的，而信码中混入与同步码相同的码字时，其出现将将是无规律的。

校核电路正是利用这一特点来检查被捕捉的的同步码型的真假。

具体地说，当电路捕捉到同步码型之后后，还需检查下一帧TS0 时隙第二位码是否为“1”，，若不是“1”，则上次捕捉到的是假同步码，电路重新按按位捕捉，直到捕捉到另一个同步码型后再转入按帧检测，，如果奇帧TS0 时隙的第二位码是“1”，也不能保证证上次捕捉到的一定是同步码，还要进一步检测再下一帧的的内容。

如果第一次捕捉到的是假同步码，两帧后又出现一一次假同步码的可能性很小，若捕捉
到的是真同步码，那那么，两帧后同步码还会出现。

因此，只有在第三帧又捕捉捉到了同步码，系统才由捕捉态重新进入同步态。

这种多次次进行校核以确认同步的过程称为后方保护。

CCITT建议基群的前、后方保护次数均为3次。

5．帧同步步电路模块设计
模块外部管脚
图表2 帧同步模块示示意图
各管脚的功能说明如下：
pcm：输入的大量编编码数字信号。

clk：与编码信号同步的时钟信号。

rst：复位信号，异步上升沿复位，rst出现上升沿沿后，系统恢复到最开始的失步状态。

lfa：当帧失步步时，lfa输出1，当帧同步时，lfa输出0。

设计计思路
帧同步检测电路的设计用状态机来实现，设定各状状态标示符及其含义如下。

表格1 状态标示符
另外外我们再定义两个变量even和odd，其中even置置“1”，表示偶帧检测到子帧同步码；odd置“1”，，表示奇帧检测到同步标志位。

在此基础上，做系统状态转转移图如下：《通信原理实验报告》
内容：实验一、五五、六、七
组员：信工081 马晨星100834006
信工081 龚洁10083407
信工0081 哈森10086082
实验一数字基带带信号与AMI/HDB3编译码
一、实验目的
1、掌掌握单极性码、双击行码、归零码、非归零码等基带信号波波形特点。

2、掌握AMI、HDB3码的编码规则。

3、掌握从HDB3码信号中提取位同步信号的方法。

4、掌握集中插入帧同步码同步时分复用信号的帧结构特特点。

二、实验内容及步骤
1、用开关K1产生代码X X1110010，K2，K3产生任意信息代码，观察N N RZ码的特点为不归零型且为原码的表示形式。

2、将将K1，K2，K3置于0111001000001100000100000态，观察对应的AMI码和HDB33码为：HDB3：0-11-1001-100-1001-11001-1000-10
AMI ：01-1100-1000001-10000100000
3、当K4先置左方AMI端，CH2依次接AMI/H H DB3模拟的DET，BPF，BS—R和NRZ，观察察它们的信号波形分别为：BPF为方波，占空比为50%%，BS—R为三角波，NRZ 为不归零波形。

DET是占占空比等于的单极性归零信号。

三、实验思考题
1、集集中插入帧同步码同步时分复用信号的帧结构有何特点？
答：集中插入法是将标志码组开始位置的群同步码插入于于一个码组的前面。

接收端一旦检测到这个特定的群同步码码组就马上知道了这组信息码元的“头”。

所以这种方法适适用于要求快速建立同步的地方，或间断传输信息并且每次次传输时间很短的场合。

检测到此特定码组时可以利用锁相相环保持一定的时间的同步。

为了长时间地保持同步，则需需要周期性的将这个特定的码组插入于每组信息码元之前。

2、根据实验观察和纪录回答：
不归零码和归零码的的特点是什么？
与信源代码中的“1”码相对应的A M M I 码及HDB3 码是否一定相同？
答：1）不归零零码特点：脉冲宽度τ等于码元宽度Ts
归零码特点：ττ＜Ts
2）与信源代码中的“1”码对应的AMI码及HDB3 码不一定相同。

因信源代码中的“1”码对应的AMI 码“1” 、“-1”相间出现，而HDB3 码中的“1”，“-1”不但与信源代码中的的“1”码有关，而且还与信源代码中的“0”码有关。

举举例：信源代码 1 0 0 0 01 1 0 0 0 01 0 0 0 0 01
AMI 1 0 0 0 0 -1 1 0 0 0 0 -1 00 0 0 01
HDB3 1 0 0 01 -1 1 -1 0 0 -11 1 0 0 0 1 0 -1
3、、设代码为全1，全0及0111 0010 00000 1100 0010 0000，给出AMI 及及HDB3 码的代码和波形。

答：信息代码111 1 1111
AMI1 -1 1 -111 -11
HDB31 -1 1 -11-11
信息代码0 0 0 0 0 0 00 0 0 0 0 0 0
AMI 0 0 00 0 0 0 0 0 0 0 0 0 0
HDB3 0 0 0 1 -1 0 0 1 -1 0 0 1 -1
信息代码0 1 1 11 0 0 1 0 0 0 0 0 1 1 00 0 0 1 0 0 0 0 0
AMI0 1 -1 1 0 0 -1 0 0 0 0 00 1 -1 0 0 0 0 1 0 0 0 00 0
HDB30 1 -1 1 0 0 -10 0 0-1 0 1 -1 1 0 0 1 -1 0 0 0 –1 0
4、总结从HDB3 码码中提取位同步信号的原理。

答：
HDB3 中不含有有离散谱fS成分。

整流后变为一个占空比等于的单单极性归零码，其连0 个数不超过3，频谱中含有较较强的离散谱fS成分，故可通过窄带带通滤波器得到一一个相位抖动较小的正弦信号，再经过整形、移相后即可得得到合乎要求的位同步信号。

5、试根据占空比为的的单极性归零码的功率谱密度公式说明为什么信息代码中的的连0 码越长，越难于从AMI 码中提取位同步信信号，而HDB3 码则不存在此问题。

答：τ= TS时单极性归零码的功率谱密度为：
将HDB3码整流得到的占空比为的单极性归零码中连“0”个数最最多为3，而将AMI码整流后得到的占空比为的单极极性归零码中连“0”个数与信息代码中连“0”个数相同同。

所以信息代码中连“0”码越长，AMI 码对应的单单极性归零码中“1”码出现概率越小，fS离散谱强度越越小，越难于提取位同步信号。

而HDB3 码对应的单单极性归零码中“1”码出现的概率大，fS 离散谱强度大大，于提取位同步信号。

实验五数字锁相环与位同步
一、实验目的
1、掌握数字锁相环工作原理。

2、掌掌握用数字环提取位同步信号的原理及对其输入的信息代码码的要求。

3、掌握位同步器的同步建立时间、同步保留留时间、位同步信号的相位抖动等基本概念。

二、实验内内容及步骤
1、数字环的锁定状态和失锁状态：锁定时B B S—OUT 信号上升沿位于NRZ—OUT信号的码元中中间且在很小范围内抖动；失锁时，BS—OUT的相位抖抖动很大，可能超出一个码元宽度范围，变得模糊混乱。

2、当每帧NRZ—OUT信号只有一个“1”码或只有一一个“0”码，调节CR2在某个取值时相位恒定无抖动，，在其它值时，抖动厉害，并且有移动现象，但并不是特别别模糊。

3、当调节CR2使BS—OUT的相位抖动最最小时，手动按下复位键使锁相环路不工作，这时，相位情情况变化不大，或者几乎不变，且相位不模糊。

再放开复位位键使环路工作，可以观察到轻微的快速捕捉现象。

4、、微调CR·，当BS—OUT的相位抖动明显增大时再手手动按下复位键，这时相位抖动非常明显，并有些模糊，相相位快速向左或向右移动。

三、实验思考题
1、数字环环位同步器输入NRZ 码连“1”或连“0”个数增加加时，提取的位同步信号相位抖动增大，试解释此现象。

答：输入NRZ 码连“1”或连“0”个数增加时，鉴鉴相器输出脉冲的平均周期增大，数字环路滤波器输出的控控制信号平均周期增大，即需经过更长的时间才对DC O O的相位调整一次。

DCO输出的位同步信号重复频率率与环路输入的NRZ 码的码速率之间有一定的误差，，当对DCO 不进行相位调整时，其输出信号的上升沿沿与码元中心之间的偏差将不断增大，相位调节时间间隔越越长这种偏差越大，即位同步信号相位抖动越大。

2、若若数字锁相环同步器输入信号为RZ码，试分析连“1”码码和连“0”码的长度与位同步信号相位抖动范围的关系。

答：当为RZ码，即归零码时，信号功率谱存在定时分分量，当连“1”码和连“0”码的长度较短时，容易提取取定时分量，达到同步，但当连“1”码和连“0”码的长长度较长时，始终是相同的电平，难以分辨出码元的起止时时刻，相位仍会发生抖动。

3、数字环同步器的同步抖动动范围随固有频差增大而增大，试解释此现象。

答：固有有频差越大，DCO输出位同步信号与环路输入信号之间的的相位误差增大得越快，而环路对DCO的相位调节时间间间隔，平均值是不变的，故当固有频差增大时，位同步步信号的同步抖动范围增大。

4、若将AMI码或HD B B3码整流后作为数字环位同步器的输入信号，能否提取出出位同步信号？为什么？对这两种码的信息代码中的连“11”个数有无限制？对AMI 码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个个数有无限制？为什么？
答：能。

因为将AMI 码或或HDB3 码整流后得到的是一个单极性归零码，其上上升沿收使鉴相器输出高电平，从而使位同步正常工作。

对对这种码的信息代码连“1”个数无限制，因连“1”代码码对应AMI 码及HDB3 码为宽度等于码元宽度度一半的正脉冲或负脉冲，整流后全为占空比为的正脉脉冲，脉冲上升沿数等于信息代码“1”码个数。

对A A MI码的信息代码中连“0”个数有限制，因AMI码码连“0”个数等于信息代码连“0”个数，不产生脉冲，，也就没有上升沿。

对HDB3码的信息代码中连“0”个数无限制，因为不管信息代码连“0”个数有多大，H H DB3码中连“0”个数最多为3。

即鉴相器在四个码码元内至少工作一次。

实验六帧同步
一、实验目的
1、掌握集中插入式帧同步码识别器工作原理。

2、掌握握同步保护原理。

3、掌握价同步、漏同步、捕捉态、维维持态等概念。

二、实验内容及步骤。