一种旨在优化速度的多功能乘累加器设计

一种旨在优化速度的多功能乘累加器设计
张晓潇;陈杰;韩亮;林川
【期刊名称】《科学技术与工程》
【年(卷),期】2006(006)013
【摘要】介绍了一种40±16×16位高速乘累加/减器的设计.该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算.该单元采用了改进的Booth算法和Wallace树结构,简化了部分积
的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度.该设计综合考虑了高性能通用DSP
对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证.【总页数】4页(P1917-1920)
【作者】张晓潇;陈杰;韩亮;林川
【作者单位】中国科学院微电子所通信与多媒体SOC实验室,北京,100029;中国科学院微电子所通信与多媒体SOC实验室,北京,100029;中国科学院微电子所通信与多媒体SOC实验室,北京,100029;中国科学院微电子所通信与多媒体SOC实验室,北京,100029
【正文语种】中文
【中图分类】TN79
【相关文献】
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