全CPLAs16＊16位快速乘法器的设计

全CPLAs16＊16位快速乘法器的设计
杨庆生
【期刊名称】《计算机学报》
【年(卷),期】1990(013)009
【摘要】本文给出了一个16×16位快速补码乘法器的设计方案。

这个乘法器中的部份积采用SD数表示形式和SD数的加法算法;部件全部采用高速、低功耗的CPLA作为基本元件、并给出了由CPLA构成的全并行加法器T.P.A.的逻辑设计;结构上采用由T.P.A.组成的加法二叉树。

这类乘法器的一次乘法时间是比例于
log_2n,是O(log_2n)级乘法器,它的一次乘法时间可期望在120ns以下。

【总页数】7页(P692-698)
【作者】杨庆生
【作者单位】无
【正文语种】中文
【中图分类】TP332.22
【相关文献】
1.基于FPGA的16位乘法器设计与实现 [J], 何坚;陈志华
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