FPGA智能洗衣机设计

天水师范学院EDA综合课程设计报告书课题：基于EDA的洗衣机控制器院（系）：物信学院专业：11级电信二班学生姓名：张宏伟王蕾学号：20111060237 201110602262013 年12月30 日目录一、前言 (3)二、正文 (4)2.1洗衣机控制器的整体框图及原理 (4)2.2洗衣机控制电路单元模块设计和仿真 (5)2.2.1按键消抖模块的设计 (5)2.2.2时钟分频模块的设计 (6)2.2.3定时器设定和自减模块的设计 (7)2.2.4时序中心控制模块的设计 (8)2.2.5数码管显示译码模块的设计 (9)三、引脚分配、仿真及运行结果 (12)四、电路调试 (14)五、结束语和心得体会 (14)前言一、洗衣机控制器主要内容l.任务要求和内容设计制作一个洗衣机的正反转定时控制线路。

1）控制洗衣机的电机作如下运转定时开始――正转20S――暂停10S――反转20S――暂停10S――定时到停止定时未到2）用2位七段数码管显示定时时间（S）。

2．洗衣机控制器的使用步骤：(1)电路上电后，在Start拨码开关未闭合前可以由UpKey和DownKey按键开关“+”“-”设置总的工作时间，确定洗衣机控制器工作允许时间。

(2)设定好允许工作时间后，闭合Start开关，洗衣机控制器开始工作。

(3)可以看见指示正转LED灯亮20s，停转LED灯亮10S，反转LED灯亮20s，停转LED亮10s，如此反复直至工作允许时间为0，蜂鸣器发出警报。

二、设计原理简介洗衣机控制器的设计主要是时序控制和定时器的设计，由一片FPGA和外围电路构成电器控制部分。

FPGA接收键盘的控制命令，控制洗衣机的正转、反转、停机和定时时间为0报警的工作状态、控制并显示工作状态以及显示定时时间。

对FPGA芯片的编程采用模块化的Verilog HDL (硬件描述语言)进行设计，设计由分频模块，按键消抖模块，定时时间自减模块，时序中心控制模块，数码管显示模块组成，顶层实现整个芯片的功能。

顶层使用原理图实现，底层由Verilog HDL语句实现。

FPGA的输入时钟为50M hz，因此使用了分频模块输出1hz的方波给定时器设定自减模块提供每1s自减1的信号，定时器模块输出的自减值输入给数码管显示译码模块和时序控制模块，通过译码模块定时器的值可以在数码管上显示，同时定时器的值输入到时序控制模块由此可以控制洗衣机的正转、反转、停机和报警工作方式,通过按键消抖模块可以准确无抖动的设定定时器的工作时间。

二、正文2.1 洗衣机控制器的整体框图及原理：基于fpga的洗衣机控制器电路主要由五大模块组成，分别为按键消抖模块，时钟分频模块，定时器设定和自减模块，时序中心控制模块，数码管显示译码模块。

具体电路如图1所示：图1由于输入时钟为50M hz，因此使用了分频模块输出1hz的方波（中间上方模块）给定时器设定和自减模块（中间下方模块）提供每1s自减1的信号，定时器模块输出的自减值输入给数码管显示译码模块（右下方模块）和时序控制模块（右上模块），通过译码模块定时器的值可以在数码管上显示，同时定时器的值输入到时序控制模块由此可以控制洗衣机的正转、反转、停机和报警工作方式。

按键消抖模块（左下方模块）的作用是为了消除按键抖动而设立的。

2.2、洗衣机控制电路单元模块设计和仿真2.2.1按键消抖模块的设计在进行独立按键或者矩阵式按键的设计的时候，我们在按下键盘的时候其实并不只是按下去而是有一个抖动的过程，就连松手的过程也有抖动，然而这个抖动通常被人们所忽略，从而导致输入数据的错误和乱码，因此我们必须对按键进行按键的消抖处理。

我们通常在单片机的消抖使用的是延时消抖，这种消抖也称为软件消抖，但是fpga的Verilog HDL语言是硬件描述语言，所以也称作硬件消抖，主要运用了状态机和延时的消抖方式。

按键消抖模块图如图2：图2其Verilog HDL 语言描述如下：module Key_module (Key_in,Key_out,Clk,Rst);input Clk,Rst,Key_in;output Key_out;reg Reset; reg H_L_f1;reg H_L_f2; reg H_L_f3;reg H_L_f4; reg [17:0] Count; wire H_L_sig;parameter Delay10ms = 'd200_000;always @(posedge Clk ) begin Reset<=Rst; endalways @(posedge Clk or negedge Reset )beginif(!Reset) begin H_L_f1<=1; H_L_f2<=1; endelse begin H_L_f1<=Key_in; H_L_f2<=H_L_f1; endendassign H_L_sig = H_L_f2 & (~H_L_f1);always @(posedge Clk or negedge Reset )beginif(!Reset)begin Count<=0;endelse if(Count == Delay10ms)begin Count<=0; endelse if(H_L_sig) begin Count<=0; endelse begin Count<=Count+1; endendalways @(posedge Clk or negedge Reset)beginif(!Reset) begin H_L_f3<=1; endelse if(Count == Delay10ms) begin H_L_f3<=Key_in; endendalways @(posedge Clk or negedge Reset )beginif(!Reset) begin H_L_f4<=1; endelse begin H_L_f4<=H_L_f3; endendassign Key_out = H_L_f4 & (~H_L_f3);endmodule2.2.2时钟分频模块的设计由于使用的FPGA的输入时钟是50M hz，定时模块的自减频率是1hz，因此需要进行分频得到1hz的时钟频率输入给定时模块。

时钟分频模块图如图3：时钟分频模块功能仿真图如图4：图3 图4其Verilog HDL 语言描述如下：module fenpin(clk,clk1hz);input clk;output clk1hz;reg clk1hz;reg[24:0] counter;parameter N=50_000_000;always@(posedge clk)begincounter<=counter+1'b1;if(counter==N/2-1)beginclk1hz<=~clk1hz;counter<=0;endendendmodule2.2.3定时器设定和自减模块的设计定时器设定和自减模块可以设定定时器的工作时间，通过输入的1hz的信号使定时器的值每秒自减1，直至为0。

其定时器的值输出给数码管译码模块和时序控制模块。

定时器设定和自减模块图如图 5；定时器设定和自减模块功能仿真图如图6：图5图6其Verilog HDL 语言描述如下：module KeySet(Clk,Clk_1hz,Rst,Start,UpKey,DownKey,SetTimer);input Clk,Clk_1hz,Rst,Start,UpKey,DownKey;output [9:0] SetTimer;reg [9:0] Timer; reg [9:0] rTimer;reg Reset; always @(posedge Clk )begin Reset<=Rst; endalways @(posedge Clk or negedge Reset)begin if(!Reset)begin Timer<=7'd50; endelse if(Start)begin if(UpKey)begin Timer<=Timer+1'b1; endelse if(DownKey)begin Timer<=Timer-1'b1; endend endalways@(posedge Clk_1hz) beginrTimer<=Timer; if(!Start)begin if(rTimer==7'd0)begin rTimer<=0;end elsebegin rTimer<=rTimer-1'b1;end endendassign SetTimer=rTimer; endmodule2.2.4时序中心控制及蜂鸣器模块的设计时序控制及蜂鸣器模块由定时器送来的值来控制洗衣机控制器的工作方式，正转、反转、停转和报警。

时序中心控制模块图如图7；时序中心控制模块图功能仿真如图8：图7图8其Verilog HDL 语言描述如下：module Center(Clk,Start,Rst,Forward,Back,Stop,Sound,SetTimer,led0,led1); input Clk,Start,Rst;input [6:0]SetTimer;output Back,Stop,Sound,Forward,led0,led1;reg rBack,rStop,rSound,rForward,red0,red1;reg [3:0] i; reg [1:0] j;reg [6:0] rSetTimer; reg [24:0] num;reg Reset;always @(posedge Clk )begin Reset<=Rst; endalways @(posedge Clk or negedge Reset)beginif(!Reset)begin rBack<=0; rStop<=0;red0<=1;red1<=1; rSound<=1;rForward<=0; rSetTimer<=0; i<=0; j<=0; num<=0; endelseif(!Start&SetTimer) begincase(i) 4'd0:begin rSetTimer<=SetTimer; rForward<=1'b1;rBack<=1'b0; rStop<=1'b1; red0<=1'b0;red1<=1'b1;rSound<=1'b1; i<=i+1'b1; end4'd1: begin if(SetTimer==rSetTimer-4'd20) begin i<=i+1'b1; endend4'd2: begin rSetTimer<=SetTimer; i<=i+1'b1;rForward<=1'b0;rBack<=1'b0; rStop<=1'b0; red0<=1'b1;red1<=1'b1;rSound<=1'b1; end4'd3: begin if(SetTimer==rSetTimer-3'd10) begin i<=i+1'b1; end end4'd4: begin rSetTimer<=SetTimer; i<=i+1'b1; rForward<=1'b0;rBack<=1'b1; rStop<=1'b1; red0<=1'b1;red1<=1'b0; rSound<=1'b1; end4'd5: begin if(SetTimer==rSetTimer-4'd20) begin i<=i+1'b1; end end4'd6: begin rSetTimer<=SetTimer; i<=i+1'b1; rForward<=1'b0;rBack<=1'b0; rStop<=1'b0;red0<=1'b1;red1<=1'b1; rSound<=1'b1; end 4'd7: begin if(SetTimer==rSetTimer-3'd10) begin i<=i+1'b1; end end4'd8: begin i<=4'd0; endendcase endelse if(!SetTimer&!Start)begin num<=num+1'b1; rForward<=1'b0;rBack<=1'b0; rStop<=1'b0;red0<=1'b1;red1<=1'b1; rSound<=1'b0;end endassign Forward=rForward; assign Back=rBack;assign Stop=rStop; assign Sound=rSound;assign led0=red0; assign led1=red1;endmodule蜂鸣器模块Verilog HDL 语言描述如下：module beep(clk,beep,sound); //模块名称beep input clk,sound; //系统时钟output beep; //蜂鸣器输出端reg beep_r; //寄存器reg[27:0]count;assign beep = beep_r; //脉冲输出always@(posedge clk)begincount <= count + 1'b1;endalways @(count[9])if (!sound)beginbeep_r = !(count[13]&count[24]&count[27]);endelse beep_r<=0;endmodule2.2.5数码管显示译码模块的设计数码管显示译码模块主要功能是把定时器送来的值译码并通过数码管显示出来。