-(数字电路第四章1)
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电子技术基础第四章重点最新版
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
数字电子技术第四章课后习题答案（江晓安等编）
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
数字电子技术习题答案
习题答案第一章数制和码制1．数字信号和模拟信号各有什么特点?答：模拟信号——量值的大小随时间变化是连续的。
数字信号——量值的大小随时间变化是离散的、突变的（存在一个最小数量单位△）。
2．在数字系统中为什么要采用二进制?它有何优点?答：简单、状态数少，可以用二极管、三极管的开关状态来对应二进制的两个数。
3.二进制：0、1；四进制：0、1、2、3；八进制：0、1、2、3、4、5、6、7；十六进制：0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F。
4.(30.25)10=( 11110.01)2=( 1E.4)16。
(3AB6)16=( 0011101010110110)2=(35266)8。
(136.27)10=( 10001000.0100)2=( 88.4)16。
5.B E6.ABCD7.(432.B7)16=( 010*********. 10110111)2=(2062. 556)8。
8.二进制数的1和0代表一个事物的两种不同逻辑状态。
9.在二进制数的前面增加一位符号位。
符号位为0表示正数；符号位为1表示负数。
这种表示法称为原码。
10.正数的反码与原码相同，负数的反码即为它的正数原码连同符号位按位取反。
11.正数的补码与原码相同，负数的补码即为它的反码在最低位加1形成。
12.在二进制数的前面增加一位符号位。
符号位为0表示正数；符号位为1表示负数。
正数的反码、补码与原码相同，负数的反码即为它的正数原码连同符号位按位取反。
负数的补码即为它的反码在最低位加1形成。
补码再补是原码。
13.A:(+1011)2的反码、补码与原码均相同：01011；B: (-1101)2的原码为11101，反码为10010，补码为10011.14.A: (111011)2 的符号位为1，该数为负数，反码为100100，补码为100101. B: (001010)2 的符号位为0，该数为正，故反码、补码与原码均相同：001010.15.两个用补码表示的二进制数相加时，和的符号位是将两个加数的符号位和来自最高有效数字位的进位相加，舍弃产生的进位得到的结果就是和的符号。
第四章1 《数字逻辑》(第二版)习题答案
第四章1．分析图1所示的组合逻辑电路，说明电路功能，并画出其简化逻辑电路图。
图1 组合逻辑电路解答○1根据给定逻辑电路图写出输出函数表达式CA B CBA B CAA B CF⋅+⋅+⋅=○2用代数法简化输出函数表达式CBA ABC CBA ABC C)B(A ABCCABCBABCAABCF+ =+ ++ =+ +=⋅+⋅+⋅=○3由简化后的输出函数表达式可知，当ABC取值相同时，即为000或111时，输出函数F的值为1，否则F的值为0。
故该电路为“一致性电路”。
○4实现该电路功能的简化电路如图2所示。
图24．设计一个组合电路，该电路输入端接收两个2位二进制数A=A2A1,B=B2B1。
当A＞B时，输出Z=1，否则Z=0。
解答○1根据比较两数大小的法则，可写出输出函数表达式为○2根据所得输出函数表达式，可画出逻辑电路图如图6所示。
图66．假定X=AB代表一个2位二进制数，试设计满足如下要求 (2) Y=X3(Y也用二进制数表示。
)○1假定AB表示一个两位二进制数，设计一个两位二进制数立方器。
由题意可知，电路输入、输出均为二进制数，输出二进制数的值是输入二进制数AB的立方。
由于两位二进制数能表示的最大十进制数为3，3的立方等于27，表示十进制数27需要5位二进制数，所以该电路应有5个输出。
假定用TWXYZ表示输出的5位二进制数，根据电路输入、输出取值关系可列出真值表如表4所示。
由真值表可写出电路的输出函数表达式为T=AB,====BWAB,ZA,Y0,X根据所得输出函数表达式，可画出用与非门实现给定功能的逻辑电路图如图9所示。
图98．设计一个“四舍五入”电路。
该电路输入为1位十进制数的8421码，当其值大于或等于5时，输出F 的值为1，否则F 的值为0。
解答○1 根据题意，可列出真值表如表5所示。
表5○2 由真值表可写出输出函数表达式为 F(A,B,C,D)=∑m(5~9)+∑d(10~15)经化简变换后，可得到最简与非表达式为○3逻辑电路图如图11所示。
数字电子技术基础(第四版)课后习题答案-第四章
第4章触发器[题4.1]画出图P4.1所示由与非门组成的基本RS触发器输出端Q、Q的电压波形，输入端S、R的电压波形如图中所示。
图P4.1[解]见图A4.1图A4.1[题4.2]画出图P4.2由或非门组成的基本R-S触发器输出端Q、Q的电压波形，输出入端S D，R D的电压波形如图中所示。
图P4.2[解]见图A4.2[题4.3]试分析图P4.3所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.3 [解]：图P4.3所示电路的真值表S R Q n Q n+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0* 1 110*由真值表得逻辑函数式 01=+=+SR Q R S Q nn[题4.4] 图P4.4所示为一个防抖动输出的开关电路。
当拨动开关S 时，由于开关触点接触瞬间发生振颤，D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。
图P4.4[解] 见图A4.4图A4.4[题4.5] 在图P4.5电路中，若CP 、S 、R 的电压波形如图中所示，试画出Q 和Q 端与之对应的电压波形。
假定触发器的初始状态为Q =0。
图P4.5[解]见图A4.5图A4.5[题4.6]若将同步RS触发器的Q与R、Q与S相连如图P4.6所示，试画出在CP信号作用下Q和Q端的电压波形。
己知CP信号的宽度tw= 4 t Pd 。
t Pd为门电路的平均传输延迟时间，假定t Pd≈t PHL≈t PLH，设触发器的初始状态为Q=0。
图P4.6图A4.6[解]见图A4.6[题4.7]若主从结构RS触发器各输入端的电压波形如图P4.7中所给出，试画Q、Q端对应的电压波形。
设触发器的初始状态为Q=0。
图P4.7[解] 见图A4.7图A4.7R各输入端的电压波形如图P4.8所示，[题4.8]若主从结构RS触发器的CP、S、R、D1S。
试画出Q、Q端对应的电压波形。
《数字电子技术基础》复习指导（第四章）
《数字电⼦技术基础》复习指导（第四章）第四章组合逻辑电路⼀、本章知识点(⼀)概念1.组合电路：电路在任⼀时刻输出仅取决于该时刻的输⼊，⽽与电路原来的状态⽆关。
电路结构特点：只有门电路，不含存储（记忆）单元。
2.编码器的逻辑功能：把输⼊的每⼀个⾼、低电平信号编成⼀个对应的⼆进制代码。
优先编码器：⼏个输⼊信号同时出现时，只对其中优先权最⾼的⼀个进⾏编码。
3.译码器的逻辑功能：输⼊⼆进制代码，输出⾼、低电平信号。
显⽰译码器：半导体数码管(LED数码管)、液晶显⽰器(LCD)4.数据选择器：从⼀组输⼊数据中选出某⼀个输出的电路，也称为多路开关。
5.加法器半加器：不考虑来⾃低位的进位的两个1位⼆进制数相加的电路。
全加器：带低位进位的两个 1 位⼆进制数相加的电路。
超前进位加法器与串⾏进位加法器相⽐虽然电路⽐较复杂，但其速度快。
6.数值⽐较器：⽐较两个数字⼤⼩的各种逻辑电路。
7.组合逻辑电路中的竞争⼀冒险现象竞争：门电路两个输⼊信号同时向相反跳变(⼀个从1变0，另⼀个从0变1)的现象。
竞争-冒险：由于竞争⽽在电路输出端可能产⽣尖峰脉冲的现象。
消除竞争⼀冒险现象的⽅法：接⼊滤波电容、引⼊选通脉冲、修改逻辑设计(⼆)组合逻辑电路的分析⽅法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输⼊到输出逐级写出。
2.由函数式列出真值表；3.根据真值表说明电路功能。
(三)组合逻辑电路的设计⽅法设计步骤：1.逻辑抽象：设计要求----⽂字描述的具有⼀定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输⼊、输出变量；(2)状态赋值：定义逻辑状态的含意输⼊、输出变量的两种不同状态分别⽤0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。
3.选定器件的类型可选⽤⼩规模门电路，中规模常⽤组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)⽤门电路进⾏设计：从真值表----卡诺图/公式法化简。
数字电路第四章组合逻辑电路
(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC
（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
数字电路与数字电子技术课后答案第四章(供参考)
(4) F=ΠM(5,7,13,15)
= BD
F= +
(5) F=ΠM(1,3,9,10,11,14,15)
= AC+ D
F = ( + )(B+ )
(6) F=∑m (0,2,4,9,11,14,15, 16,17,19,23,25,29,31)
F= + + BCD+ B E+AB E+ACDE+A +A E
= A⊙B⊙C
(6) = ⊙ ⊙
证:
左=
= [(A⊕B)+ ] (A⊙B)+C]
= (A⊙B) +[(A⊕B)C]
= +AB + BC+A C
右= ( ⊙ )⊙
= [( ⊙ ) + ]
= [( +AB) + ]
= +AB +
= +AB +(A⊕B)C
= +AB + BC+A C
9.证明
(1)如果a + b = c，则a + c = b，反之亦成立
(2)F在输入组合为1,3,5,7时使F=1
15.变化如下函数成另一种标准形式
(1) F=∑m (1,3,7)
(2) F=∑m (0,2,6,11,13,14)
(3) F=ΠM(0,3,6,7)
(4) F=ΠM(0,1,2,3,4,6,12)
解:
(1)F=ΠM(0,2,4,5,6)
(2)F=ΠM(1,3,4,5,7,8,9,10,12,15)
(3)F=∑m (1,2,4,5)
数字电路第四章答案
数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
数字电子技术第四章课后习题答案
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：ABSF+⊕=++ABSSSABB将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b)所示。
数字电路与逻辑统计答案第四章
4.2.6 应用74138和其他逻辑门设计一地址译码器，要求地址范围是十 六进制 00 ∼ 3F 。
4.2.7 指出题4.2.6中对应十六进制地址码 07、0E、13、2C、3B 的输入。 4.2.8 用逻辑门对7442的功能作修改，增加低电平使能输入功能。要 求该输入为高电平时，所有输出为高电平。 4.2.9 使用七段集成显示译码器7448和发光二极管显示器组成一个7 位数字的译码显示电路，要求将0099.120显示成99.12，各片的控制端应如 何处理？画出外部接线图。（注：不考虑小数点的显示）
图题4.3.1 4.3.2 数据选择器如图题4.3.2所示。当 I3 = 0，I2 = I1 = I0 = 1时，有 L=S1 + S1S0 的关系，证明该逻辑表达式的正确性。
图题4.3.2
第3页共6页 宁夏大学校址： 宁夏银川西夏区贺兰山西路 489 号 联系电话：0951-2077800
邮政编码：750021
第2页共6页 宁夏大学校址： 宁夏银川西夏区贺兰山西路 489 号 联系电话：0951-2077800
邮政编码：750021
宁夏大学物理电气信息学院
数字电路与逻辑设计
4.3.1 数据选择器如图题4.3.1所示，并行输入数据 I3I2I1I0 = 1010 ，控 制端 X = 0 ， A1A0 的态序为00、01、10、11，试画出输出端L的波形。
第5页共6页 宁夏大学校址： 宁夏银川西夏区贺兰山西路 489 号 联系电话：0951-2077800
邮政编码：750021
宁夏大学物理电气信息学院
附加题
数字电路与逻辑设计
4.1 试用 TTL 数字 IC 实现下列逻辑函数，画出 IC 引脚的连接图，多 余的门和输入端参照 1.8 节中所述办法处理。
数字电子技术基础(第四版)-第4章-组合逻辑电路解析PPT课件
-
54
设计实例2：用2N选一数据选择器实现 N+1个变量的逻辑函数。
设计思想： ①将N个变量接数据选择器的选择输入端（即地址端） ②余下的一个变量作为数据选择器的数据输入端。
-
55
例：用74153实现三变量函数。
F (A ,B ,C ) m (1 ,3 ,5 ,6 )
解一：设B接A1，C接A0。
A
' 0
)
m2
'
...
Y7 ' ( A2 A1A0 ) m 7 '
-
45
-
46
-
47
三、用译码器构成函数发生器P186
例1：
请写出Y的逻辑函数式
Y(Y3'Y4'Y5')' Y3Y4 Y5
m3 m4 m5
m(3, 4,5)
Y A 'B C A B 'C ' A B 'C
-
48
例2：用74138构成下 列函数发生器：
F A 'B 'C A 'B C A B 'C A B C ' 0 B 'C ' ( A ' A ) B 'C A B C ' A 'B C
0 m 0 1 m 1 A m 2 A 'm 3
D 0 m 0 D 1 m 1 D 2 m 2 D 3 m 3
-
56
解二：设A接A1，B接A0。
4）画逻辑图（略）
-
31
三、优先编码器 8线-3线优先编码器
74HC148
-
1、功能表
输入：I 0 ~ I 7 ,共8个输入端
数字电路-与非门
第四章基本数字电路第二节基本逻辑门电路第三节触发器第四节存储器电路第五节可编程逻辑器件第六节数字电路的基本参数及测量技术小结第一节集成电路的分类讲义第四章：P187第四章基本数字电路学习重点1.了解基本数字电路的工作原理；2.熟悉基本数字电路的输入输出结构、主要技术参数及主要用途；3.掌握常用触发器的表示方式及触发方式；4.了解可编程逻辑器件的特点。
第一节数字集成电路的分类集成逻辑门双极型集成逻辑门MOS集成逻辑门按器件类型分PMOSNMOSCMOSHCMOS 按集成度分SSI（100以下个等效门）MSI（〈103个等效门）LSI （〈104个等效门）VLSI（104～10个等效门）TTL、ECLI2L、HTL按功能分基本门电路、组合逻辑模块触发器、时序逻辑模块、存储器ULSI（>106个以上等效门）第二节基本逻辑门电路4-2-1 典型TTL与非门工作原理三极管的开关特性TTL与非门TTL与非门工作原理TTL与非门的工作速度TTL与非门的外特性及主要参数三极管的开关特性i c+V C饱和区放大截止区b ec v o共射极三极管电路及其输出特性1为三极管由截止转向导通的延迟时间建立时间，称为上升时间，t 3为三极管由导通转向截止的极管由导通转向截止的电流消失时间，称为下降时间。
因此，为延迟时间与建立时间之和，即t ON 间与下降时间之和，即t OFF =t 3+t 4。
三极管的开关特性+V Cbec iv o等效理想三极管开关特性TTL与非门电路输入级由多发射极晶体管T 1和基极电组R 1组成，它实现了输入变量A 、B 、C 的与运算。
由T 3、T 4、T 5和R 4、R 5组成其中T 3、T 4构成复合管，与T 5组成推拉式输出结构，具有较强的负载能力。
中间级是放大级，由T 2、R 2和R 3组成，T 2的集电极C 2和发射极E 2可以分别提供两个相位相反的电压信号。
∙输入端至少有一个接低电平：0 .3V 3 .6V 3 .6V1V 3 .6VT 1管:A端发射结导通，V b1= V A + V be1= 1V，其它发射结均因反偏而截止。
(完整版)数字电子技术第四章答案
习题44－1 分析图P4－1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功能。
解：图（a ）：1F AB =；2F A B =e ；3F AB = 真值表如下表所示： A B 1F2F3F0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 111其功能为一位比较器。
A>B 时，11F =；A=B 时，21F =；A<B 时，31F = 图（b ）：12F AB AB F AB =+=； 真值表如下表所示： A B 1F2F功能：一位半加器，1F 为本位和，2F 为进位。
图（c ）：1(0,3,5,6)(1,2,4,7)F M m ==∑∏2(0,1,2,4)(3,5,6,7)F M m ==∑∏真值表如下表所示：功能：一位全加器，1F 为本位和，2F 为本位向高位的进位。
图（d ）：1F AB =；2F A B =e ；3F AB =功能：为一位比较器，A<B 时，1F ＝1；A=B 时，2F ＝1；A>B 时，3F ＝14－2 分析图P4－2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。
解：该电路的输出逻辑函数表达式为：100101102103F A A x A A x A A x A A x =+++因此该电路是一个四选一数据选择器，其真值表如下表所示：1A0AF0 0 0x 0 1 1x 1 0 2x 1 13x4－3 图P4－3是一个受M 控制的代码转换电路，当M ＝1时，完成4为二进制码至格雷码的转换；当M ＝0时，完成4为格雷码至二进制的转换。
试分别写出0Y ,1Y ,2Y ,3Y 的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。
解：该电路的输入为3x 2x 1x 0x ，输出为3Y 2Y 1Y 0Y 。
真值表如下： 3x2x1x0x3Y2Y1Y0YM=10 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 01 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 1 111111由此可得：1M =当时，33232121010Y x Y x x Y x x Y x x =⎧⎪=⊕⎪⎨=⊕⎪⎪=⊕⎩ 完成二进制至格雷码的转换。
第四章 1.RS触发器
＆
0 1
＆
0 1
R ＆
1 0
G2
S
CP
R
④ 当R=S=1时→R=0， =0→ Q =1， S Q=1，触发器状态不允许
4．特征表与特性方程 （1）特征表（CP=1）
输 S R 0 0 0 1 1 0 入 输出 逻辑功能
SQ n RQn R S 0
00 × 0 1 1
01 × 1 1 1
11 0 0 1 ×
G4 R ＆ Q Q
Q G3 S G1 ＆ ＆
Q ＆
G1、G2控制门，
R
G2
S
CP控制信号（时钟信 号）
Q、 输出。 Q
S
CP
R
(b)
逻辑符号图（b）
2．电路特点
Q G3 S G1 ＆ ＆ Q ＆ R ＆ G4
（1）有两个稳态：“0”态 Q=0 Q=1 “1”态 Q=1 Q=0
Q Q
G2
（2）CP=0，G1、G2门被封锁， RS不起作用，Q与 Q 维持原态 S R CP由0→1，G1、G2门打开， RS起作用，此时Q与Q 状态由RS决 定。
①第一个CP=1：S=1、 R=0，Q同S为1；CP=0， 保持不变 ②第二个CP=1：S=0、 R=1，Q同S为0；接着 S=0 、 R=0 ， Q 保 持 ； CP=0，保持不变
③第三个CP=1：S=1、 R=0，Q同S为1；接着 S=0、R=0，Q保持；接 着S=0、R=1，Q同S为0； CP=0，保持不变
× ×
不允许
Q
n 1
S RQ
n
（2）特性方程（状态方程）：
S R 1 （约束条件）
因为 R =0，S=0以后同时发生 R =0→1，S=0→1，触发器的状 态Qn+1是不确定的，为发获得确定的Qn+1，输入信号 R 、 必 S 需有1，即满足 S R 1
数字电路 第四章 负反馈放大器
并联负反馈使得输入电阻减小 3、电压负反馈能够稳定输出电压，
使得输出电阻减小 电流负反馈能够稳定输出电流， 使得输出电阻增大 4、负反馈均能展宽通频带， 且减小非线性失真
例：判断反馈类型，若为负反馈说明反馈 对放大器性能的影响
vbe = vi − v f R1 负反馈 C1
Xo
无反馈：Ri =
加入反馈后：
Vi′ Ii
Rif
= Vi Ii
= Vi′+ V f
=
Vi′ I1i Ii
+
Vf Vi′
⋅
Xo Xo
= Ri (1+ AF)
串联负反馈使输入电阻增加（1+AF）倍
2 并联反馈
Ii
I
' i
RS V i I f Ri
Is
X o 无反馈：
Ri
=
Vi
I
' i
加入反馈后：
产生了输出信号，电路 已失去正常放大功能， 处于
“自激”状态。
(3) 环路增益
AF
当AF >> 1时
=
xf x′i
Af
=A 1+ AF
≈
A AF
=
1 F
此时，闭环增益只取决于反馈系数F ，不受晶体管 参数以及其它干扰的影响，放大性能比较稳定。 这种情况称为“深度负反馈”
4.4 负反馈对放大器性能的影响
Vo Io
Vof
=
Vo
+
AX
' i
= Vo + A( X i
−Xf)
= Vo − AX f = Vo − AFVof
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
7400（每片含4个2输入与非门）实现。
输入：I0（火警）、I1（盗警）和I2（日常业务） 输出：L0、L1、L2。
功能：首先接通火警信号，其次为盗警信号，最后是日常业
(3)画逻辑电路。 Si=Ai Bi Ci-1
4
Ci=Ci-1(AiBi)+AiBi
Ai Bi C i-1
=1
5 如下图(a)所示。
=1
Si
& 1 &
Ci
图 4.1.4 (a) 全加器电路
图 4.1.4 (b) 全加器逻辑符号
CI CO D
思考:如何用3个一位全加器实现3位二进制(A2A1A0 和B2B1B0)全法器? S2 CO CI
L0 I0 & & & L1
I1 I2
&
&
& & & L2
作业题
4.2 4.3
每一个输出变量是全部 或部分输入变量的函数：A1
…
组合 逻辑 电路 L1
L2=f2（A1、A2、…、Ai） A
…… Lj=fj（A1、A2、…、Ai）
…
L1=f1（A1、A2、…、Ai）A2
i
L2 Lj
4.1 SSI构成的组合逻辑电路的分析和设计
4.1.1 组合逻辑电路的分析
分析过程一般包含以下几个步骤：
（3）由表达式列出真值表。 （4）分析逻辑功能 ： 当A、B、C三个变量不一
真值表
A B C L
致 时，输 出为 “ 1”，所 以
这 个电路 称为 “不 一致 电
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 1 1 1 1 1 0
路”。
练习2：分析下图电路的逻辑功能，已知此电路用 于数据分类，试指出该电路的用途。
2）卡诺图化简：
CD AB 00 00 01 11 Φ 10 1
3）逻辑图： A C B D 01 11 10
1 1 1 Φ Φ Φ 1 Φ Φ
F=A+BD+BC
& &
≥1
F
练习2：设计一个电话机信号控制电路。电路有I0（火 警）、I1 （盗警）和I2 （日常业务）三种输入信号，
设计一个排队电路使三种信号分别从L0、L1、L2输
&
Aபைடு நூலகம்B
D
&
AB
&
A AB B AB
S
(a)电 路
1
B AB
AB
C
解：1、如图推导输出函数表达式。
1
2
&
A AB
&
A B
D
&
AB
&
S
A AB B AB
B AB
(a)电 路
1
AB
C
2、化简：
S A AB B AB A AB B AB A A B B A B AB AB A B
S1
CO CI
S0
C2
C1
C0
CO CI
A2 B2
A1 B1
A0 B0
例 4.1.4 试设计一个1位二进制数比较单元。 解： (1) 列真值表
输 A 0 0 1 1
入 输 出 B FA<B FA=B FA>B 0 0 1 0 1 1 0 0 0 0 0 1 1 0 1 0
(2)写最简表达式； FA>B = AB
第四章 组合逻辑电路
组合逻辑电路: 输出只取决于当时 的输入有关。
数字电路
时序逻辑电路 ：输出不仅取决于 当时的输入，且与电路以前的状态 有关。
组合逻辑电路的特点
电路任一时刻的输出状态只决定于该时刻各输入 状态的组合，而与电路的原状态无关。 组合电路就是由门电路组合而成，电路中没有记 忆单元，没有反馈通路。
化简 变换
组合逻辑 电路
逻辑 表达式
最简 表达式
真值表
逻辑 功能
对给定电路进行功能分析。分析步骤： 1、从输入到输出逐级地推导输出函数表达式。 2、利用代数法或卡诺图法对表达式进行化简。 3、列出真值表。 4、功能分析，电路设计评估。
1 例4.1.1 分析下图所示逻辑电路的逻辑功能：
2
&
A AB
Y DC A C B A DC B DC B ACD ABC BCD BC D
2 3 5 7
④结论： 分类出4位二进制数中的 素数2、3、5、7、11、13。
11 13
4.1.2 组合逻辑电路的设计
设计是分析的一个逆过程，由逻辑功能电路图。
设计步骤（双轨输入情况下） 1、根据给定的逻辑功能，列出真值表； 2、写出逻辑表达式，并根据所选器件，将原
FA=B = A B + A B FA<B = AB
(3)画逻辑电路
A
1 & 1
F A <B F A =B FA > B
B
C
1
&
图 4.1.5
练习1：设计一个四舍五入电路，输入ABCD按8421
BCD码表示一位十进制数X，F为输出，即：X≥5时，
F=1，X<5时，F=0。
解： A 1）列真值表： 0 0 0 0 0 0 0 0 B C D 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 0 0 0 0 1 1 1 A 1 1 1 1 1 1 1 1 B C D 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 1 1 Φ Φ Φ Φ Φ Φ
L0 I 0
L1 I 0 I1
L2 I 0 I1 I 2
0
0
0
0
（3）根据要求，将上式转换为与非表达式：
L0 I 0
L0 I 0
L1 I 0 I 1
L1 I 0 I1
L2 I 0 I1 I 2
L2 I 0 I1 I 2 I 0 I1 I 2
（4）画出逻辑图：
务信号。用2输入与非门实现。 解：（1）列真值表： （2）由真值表写出各输出的 逻辑表达式： I0
0 0 0 0 1 1 1 1
功能表
I 2 L0
0 0 1 0 0 0 1 0 0 1 1 1 0 1 1 1
输 入 I1
0 0 1 1 0 0 1 1
输 出 L1
0 0 1 1 0 0
L2
0 1 0 0 0 0
C=AB
S A B
3、列真值表：
C=AB
A B
0 0 1 1 0 1 0 1
S
C
0 1 1 0
0 0 0 1
CO
半加器逻辑符号
4、功能分析： S为A、B的二进制和，C为本位向高
位的进位。 该电路为半加器，只考虑本位两数相加 ，以及对高位的进位，不考虑低位对本位的进位。
3
4
例4.1.2 分析如图所示的逻辑电路的逻辑功能。
A B 1 1 & &
ACD
A BC
& C 1 &
Y
BCD
D &
BC D
解：①逻辑表达式： ACD ABC BCD BC D Y
ACD ABC BCD BC D
②真值表：
输入 输出 A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0
奇校验码产生电路或偶校验电路
练习1：组合电路如下图所示，分析该电路的逻辑 功能。
& A B C & P & & ≥1
L
解：
（1）由逻辑图逐级写出表达式（借助中间变量P）。
P ABC
L AP BP CP
L ABC ( A B C )
（2）化简与变换：
L ABC ( A B C ) ABC A B C ABC ABC
D1 D2 D3 D4
=1 =1 =1
F
解： (1)写出逻辑表达式 F = D1⊕ D2 ⊕ D3 ⊕ D4 = D1⊕ D2 ⊕ D3 ⊕ D4
(2) 列真值表
F = D1⊕ D2 ⊕ D3 ⊕ D4 = D1⊕ D2 ⊕ D3 ⊕ D4
输入 输出 D1 D2 D3 D4 F 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 (3) 确定逻辑功能 输入 输出 D1 D2 D3 D4 F 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1
Ci 0 0 0 1 0 1 1 1
BC A 0 1
00 01 11 10 1 1 1 1 Si
BC 00 01 11 10 A 0 1 1 1 1 1
(2)用卡诺图对其化简：