数字电子技术第四章(阎石第六版)
阎石《数字电子技术基础》(第6版)考研真题精选-第6章 时序逻辑电路【圣才出品】
第6章时序逻辑电路一、选择题1．下列逻辑电路中哪个是时序逻辑电路：（）。
[江苏大学2016研]A．二进制译码器B．二进制加法器C．移位寄存器D．数据选择器【答案】C【解析】ABD三项都属于组合逻辑电路，C项移位寄存器是由触发器组成的，具有存储功能，它属于时序逻辑电路。
2．同步时序电路和异步时序电路比较，其差异在于后者（）。
[重庆大学2015研] A．没有触发器B．没有统一的时钟控制C．没有稳定状态D．输出只与内部状态有关【答案】B【解析】A项是组合逻辑电路和时序逻辑电路的区别；C项是无稳态电路与稳态电路的区别；D项是米勒型电路和摩尔型电路的区别。
3．对于状态表6-1，下列说法正确的是：（）。
[北京邮电大学2015研]表6-1A．状态A和B肯定等价B．状态D和E肯定等价C．状态A和C肯定等价D．状态B和F肯定等价【答案】B【解析】根据状态表6-1可知，状态D和E在输入0后，次态都为自身且输出Z＝0，而在输入1后，次态都变为C且输出Z＝0。
所以，可以视为两者状态等价，同样的分析方法用于A、C、D三项，可以发现这三个选项是错误的。
二、填空题1．时序电路中“等价状态”是______，在实际应用中起______作用。
[重庆大学2014研]【答案】相同的输入下，输出相同且次态也相同；化简【解析】状态等价是指在相同的输入变量条件下，次态相同且输出也相同，等价的状态主要用于化简状态转换表，也就是减少电路的状态数量，可以优化构成相应电路的硬件结构。
2．一个模值为6的计数器，状态转移图如图6-1所示，若初始状态为000，则经过100个CP脉冲后，其状态为______。
[北京邮电大学2015研]图6-1【答案】110【解析】每经过一个CP脉冲，计数器的状态按照顺序变化一次，100/6＝16···4，所以经过了100CP脉冲后，计数器循环了16个完整计数周期，然后又进行了4次状态变化，所以此时状态为110。
数字电子技术基础(第四版)阎石第4章
CP S R Qn Qn1
0 t
0
0 1 1
X
X 0 0
X
X 0 0
0
1 0 1
0
1 0 1
RD
0 S 0 R 0 Q 0 t t
1
1 1 1 1 1
1
1 0 0 1 1
0
0 1 1 1 1
0
1 0 1 0 1
1
1 0 0 1* 1*
t
Q
0
t
在CLK
1期间，Q和Q可能随S、R潍坊学院 信息与控制工程学院 变化多次翻转
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《数字电子技术基础》第四版
主从SR触发器的 表4.2.4 特性表如表4.2.4所示， CP S R 和电平触发的SR触发 × × × 器相同，只是CP作用 0 0 的时间不同
0 0 0 1 0 1 1 0 0 1 1
Q × 0 1 0 1 0 1 0 1
Q* Q 0 1 0 0 1 1 1* 1*
0
1 1 1 0 0 0* 0*
S D和R D同时为0 Q ,Q同为 1
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《数字电子技术基础》第四版
4.2.2 同步RS触发器的电路结构与动作特点
在数字系统中，常常要求某些触发器在同一时刻动作，这 就要求有一个同步信号来控制，这个控制信号叫做时钟信号 （Clock pulse），简称时钟，用CP表示。这种受时钟控制的 触发器统称为时钟触发器。 一、电路结构与工作原理 图5.3.1所示为电平触发SR触发器（同步SR触发器）的基 本电路结构及图形符号。
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《数字电子技术基础》第四版
2. 主从 JK触发器 为解除约束 即使出现 S R 1的情况下， Q n 1也是确定的
阎石《数字电子技术基础》(第6版)章节题库-第2章 逻辑代数基础【圣才出品】
第2章逻辑代数基础一、选择题1．与ABC＋ABC______函数式功能相等的函数表达式是（）。
A．ABCB．AC．ABC______D．ABC＋BC______【答案】B【解析】利用换元法令D＝BC，ABC＋ABC______＝AD＋AD＿＝A，即ABC＋ABC______＝A（BC ＋BC______）＝A。
2．逻辑函数F＝A⊕（B⊕A）＝（）。
A．BB．AC．A⊕BD．A＿⊙B【答案】A【解析】F＝A⊕（B⊕A）＝A⊕B⊕A＝A⊕A⊕B＝0⊕B＝B3．某一逻辑函数真值表确定后，下面描述该函数逻辑功能的表达式中，具有唯一性的是（）。
A．该逻辑函数的积之和标准型B．该逻辑函数的最简与或式C．该逻辑函数的最简或与式D．该逻辑函数的和之积式【答案】A【解析】逻辑函数的积之和标准型是最小项之和，具有唯一性，而且和之积式标准型也是唯一的，但是一般的和之积与或与式相同，最简或与式与最简与或式都不具有唯一性，这与卡诺图的画法有关系。
4．下列哪一项为逻辑项ABC＿D的相邻项（）。
A．ABCDB．A＿BCDC．ABC＿D______D．ABCD【答案】A【解析】两个相邻项直接只有1位不同，故选A。
5．逻辑函数F1、F2、F3的卡诺图如图2-1所示，他们之间的逻辑关系是（）。
A．F3＝F1·F2B．F3＝F1＋F2C．F2＝F1·F3D．F2＝F1＋F3（a）F1的卡诺图（b）F2的卡诺图（c）F3的卡诺图图2-1 F1、F2、F3的卡诺图【答案】B【解析】根据卡诺图，可以看出，F3是F1F2的并集，而逻辑函数的加法运算就是并集的作用，交集与乘法相对应。
6．下列几种说法中错误的是（）。
A．任何逻辑函数都可以用卡诺图表示。
B．逻辑函数的卡诺图是唯一的。
C．同一个卡诺图化简结果可能不是唯一的。
D．卡诺图中1的个数和0的个数相同。
【答案】D【解析】卡诺图中0和1的个数是根据逻辑函数的表达式得到的，两者不一定相等，当有约束条件的时候，1和0的个数可能是变化的。
数字电子技术基础(四版)课件
A BY
0 00 0 11 1 01 1 11
4 、 或逻辑符号
A ≥1 Y B
5、或逻辑运算 0+0=0； 0+1=1； 1+0=1； 1+1=1
三、 非运算
1 、非逻辑定义
条件具备时，事件不能发生；条件不具备时事件一定 发生。这种决定事件的因果关系称为“非逻辑关系”。
2、非逻辑真值表 AY 01 10
1.7.1 逻函的标准形式
逻函有两种标准表达形式，即最小项和最大项表达形式， 这里主要介绍最小项表达形式。
一、最小项
定义： 设某逻函有ｎ个变量，ｍ是ｎ个变量的一个乘积 项，若ｍ中每个变量以原变量或反变量的形式出现一次且只出 现一次，则ｍ称为这个逻函的一个最小项。
如：Y（A、B、C、D）＝ABCD+ABCD+ABC
7
0111 1010 0111 1101 1100 1111
8
1000 1011 1110 1110 1101 1110
9
1001 1100 1111 1111 1111 1010
权
8421
2421 2421 5211
1.2 逻辑代数中的三种基本运算
逻辑代数(布尔代数) 用来解决数字逻辑电路的分析与设计问题。
5 、 非逻辑运算
3 、非逻辑函数式 Y = A 4、 非逻辑符号 A 1 Y
0=1
1=0
四、 几种最常见的复合逻辑运算
1 、 与非 Y=A B A &Y B
ABY
0 01 0 11 1 01 1 10
3 、 同或
Y= AB+A B =A⊙B
A
Y
B
A BY
阎石数电第六版课后习题答案详解第四章答案
阎石数电第六版课后习题答案详解第四章答案在《阎石数电第六版》教材第四章中，主要介绍了逻辑代数、逻辑函数和逻辑图的相关内容。
本文将对第四章的课后习题答案进行详细解析。
4.1 课后习题答案详解题目1已知 F = A·B+C 和 G = A+B·C，求 F+G 的简化结果。
答案解析首先，根据 F = A·B+C 和 G = A+B·C，可以得到 F+G 的表达式：F+G = (A·B+C) + (A+B·C)对 F+G 进行展开并合并项，得到：F+G = A·B+C+A+B·C再对表达式进行化简，得到简化结果：F+G = A+B+C所以，F+G 的简化结果为 A+B+C。
题目2已知 F = A·B+C 和 G = A+C，求 F · G 的简化结果。
答案解析首先，根据 F = A·B+C 和 G = A+C，可以得到 F · G 的表达式：F · G = (A·B+C) · (A+C)对 F · G 进行展开并合并项，得到：F ·G = A·B·A + A·B·C + C·A + C·C再对表达式进行化简，得到简化结果：F ·G = A·B·A + A·B·C + C由于 A·B·A 可以简化为 A·B，所以简化后的结果为：F ·G = A·B + A·B·C + C题目3已知 Z = X+Y+AB，求Z · (X′+AB′) 的简化结果。
答案解析首先，对Z · (X′+AB′) 进行展开，得到：Z · (X′+AB′) = (X+Y+AB) · (X′+AB′)将两个括号中的表达式进行展开，得到：Z · (X′+AB′) = X·X′ + X·AB′ + Y·X′ + Y·AB′ + AB·X′ + AB·AB′化简表达式，得到简化结果：Z · (X′+AB′) = 0 + AB′ + 0 + 0 + 0 + AB·AB′由于X·X′ = 0，Y·X′ = 0，AB·X′ = 0，所以简化后的结果为：Z · (X′+AB′) = AB′ + AB·AB′题目4已知Z = A · (X+Y)′+B·C，求Z · (X′+Y′) 的简化结果。
教学课件 数字电子技术第六版 阎石
故
(173)10 (10101101 )2
0
二、十－二转换
小数部分: ( S )10 k1 21 k2 22 km 2m 左右同乘以2
2( S )10 k1＋(k2 21 k3 22 km 2m1 ) 同理
例：
2(k2 21 k3 22 km 2m1 ) k2＋(k3 21 km 2m2 )
(0101 ,1110 .1011 ,0010 )2
(5
E
B
2)16
四、十六－二转换
例：将(8FA.C6)16化为二进制
(8
F
A.
C
6)16
(1000 1111 1010 . 1100 0110 )2
五、八进制数与二进制数的转换
例：将(011110.010111)2化为八进制 (011 110 . 010 111)2
0.8125
2 1.6250
整数部分＝ 1 ＝k1
0.6250
2 1.2500
整数部分＝ 1 ＝k2
故
(0.8125 )10 (0.1101 )2
0.2500
2 0.5000
整数部分＝ 0 ＝k3
0.5000
2 1.000
整数部分＝ 1 ＝k4
三、二－十六转换
例：将(01011110.10110010)2化为十六进制
码
两个补码表示的二进制数相加时的符号位讨论
例：用二进制补码运算求出
13＋10 、13－10 、－13＋10 、－13－10
13 0 01101
13 0 01101
解：
10 0 01010
10 1 10110
23 0 10111
3 0 00011
阎石《数字电子技术基础》(第6版)章节题库-第1章 数制和码制【圣才出品】
第1章数制和码制一、选择题1．反码是（1011101）反对应的十进制数是（）。
A．－29B．－34C．－16D．22【答案】B【解析】反码与原码的对应关系是：符号位（最高位）不变，其他位取反，该反码对应的原码为－（100010）2＝－34。
2．（10010111.0110）8421BCD对应的十进制数是（）。
A．（97.3）10B．（86.4）10C．（97.6）10D．（56.3）10【答案】C【解析】8421码制是4位对应一位十进制码，1001对应9；0111对应7；0110对应6。
3．十进制数（－6）10的补码是（）。
（连符号位在内取6位）A．（111001）2B．（110011）2C．（110100）2D．（111010）2【答案】D【解析】－6的原码为100110，反码为111001，补码为111010，最高位1为符号位。
4．下列编码中哪一个是BCD5421码：（）。
A．0000、0001、0010、0011、0100、1000，1001、1010、1011、1100B．0000、0001、0010、0011、0100、0101，0110、0111、1000、1001C．0000，0001、0010、0011、0100、0101，0110、0111，1110、1111D．0011、0100、0101、0110、0111、1000、1001、1010、1011、1100【答案】A【解析】5421码的特点是四位对应十进制的一位，首位对应的是5，每逢4再加1，有一个进位，再从末位开始加1；B是8421BCD码，D是余三码。
5．下列几种说法中与BCD码的性质不符的是（）。
A．一组四位二进制数组成的码只能表示一位十进制数；B．BCD码是一种人为选定的0～9十个数字的代码；C．BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数；D．BCD码有多种。
【答案】C【解析】BCD码只能表示一个十位数，其他数的组合表示的数实际上是无效的，10～16一定不可能被一个四位的BCD码表示出来。
《数字电子技术基础》 阎石编著
《数字电子技术根底》阎石编著数字电路教案课程编号授课专业授课教师授课时间课程教学总学时数考核方式0450506 通信工程刘明亮 2022~2022学年第二学期 70 学时课程名称授课对象〔年级〕课程类型教材名称学时分配数字电路 2022 级必修课《数字电子技术根底》阎石编著高等教育出版社课堂教学70学时辅导答疑30学时考试：笔试80%+平时20% 1、本课程要求学生通过系统学习，了解和掌握逻辑代数、门电路的根本原理。
教学目标 2、掌握组合逻辑电路和时序逻辑电路的分析、设计方法，学会一些根本部件的设计。
3、掌握常用脉冲电路的功能和原理。
4、掌握A/D、D/A转换电路的根本知识、原理和方法。
5、培养学生较强的逻辑思维能力及实践技能，从而对数字系统有一个较全面的了解。
6、加强学生的创新能力，能够学为所用，提高学生的学习兴趣，为后续课程奠定良好的根底。
本课程理论课学时数为70，实验24学时。
各章学时分配见下表：课内教学章次一二三四五六七章名理论教学时数绪论数字逻辑根底门电路组合逻辑电路触发器时序逻辑电路脉冲信号产生与整形 A/D 与D/A转换器合计实验时数总学时 3 6 3 6 3 3 24 2 11 10 16 13 21 13 8 94 2 8 10 10 10 15 10 5 70 第一章逻辑代数根底【本周学时分配】本周5学时。
周二1~2节，周四3~5节。
【教学目的与根本要求】1、掌握二进制数、二—十进制数〔主要是8421 BCD码〕2、熟练掌握逻辑代数的假设干根本公式和常用公式。
3、熟练掌握逻辑函数的几种表达形式。
【教学重点与教学难点】本周教学重点：1、绪论：重点讲述数字电路的根本特点、应用状况和课程主要内容。
2、逻辑代数的根本运算：重点讲述各种运算的运算规那么、符号和表达式。
3、逻辑代数的根本公式和常用公式：重点讲述逻辑代数的根本公式与普通代数公式的区别，常用公式的应用背景。
4、逻辑函数的表示方法：重点讲述各种表示方法的特点和相互转换方法。
数字电子技术基础_第四版_阎石_课后答案[1-6章]
![数字电子技术基础_第四版_阎石_课后答案[1-6章]](https://img.taocdn.com/s3/m/6d6addfe6294dd88d0d26bcb.png)
R L (min)
=
Vcc − VOL I LM − m′I IL
= 5 − 0.4 8 − 3× 0.4
≈ 0.68K
∴ 0.68K < RL < 5K
2.8 解：
当VI = VIH时，T必须满足截止条件：I B＝0
同时要满足 Vcc − 0.1 − VOL −VBE
R1
R2 + R3
≤ I LM
(1)Y=A+B
(3)Y=1
(2)Y = ABC + A + B +C 解：Y = BC + A + B +C =C + A + B +C =（1 A＋A＝1）
(5)Y=0
(4)Y = ABCD + ABD + ACD 解：Y = AD(BC + B + C ) = AD(B + C + C) = AD
(4)Y = ABCD+ ABCD+ ABCD+ ABC D+ ABCD + ABCD + ABCD + ABCD (5)Y = LM N + LMN + LMN + LMN + L M N + LMN
1.12 将下列各函数式化为最大项之积的形式 (1)Y = ( A + B + C )( A + B + C)( A + B + C )
=
− 10 5.1 + 20
× 5.1 =
−2V
∴T截止 vo ≈ 10V
当
v
i＝5V时，
I
＝
阎石《数字电子技术基础》(第6版)配套题库-章节题库(第4~5章)【圣才出品】
＿＿＿＿＿＿＿＿
输出Y7Y6Y5Y4Y3Y2Y1Y0 应为______ 。 【答案】10111111 【解析】A2A1A0＝110，选择的是 Y6 的信号。
4．半加器的输入变量有______个，而输出变量有______个。 【答案】2；2 【解析】半加器输入的是两个加数，输出的是结果和进位。
7 / 190
4．串行加法器的进位信号采用（ ）传递，并行加法器的进位信号采用（ ）传 递。
A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 【答案】B 【解析】（1）串行进位加法器若有多位数相加，将低位的进位输出信号接到高位的进 位输入端，因此，任意 1 位的加法运算必须在低 1 位的运算完成之后才能进行，这种进位 方式称为串行进位。这种加法器电路简单，但运算速度慢。（2）超前进位加法器：每位的 进位只由加数和被加数决定，而与低位的进位无关。超前进位加法器大大提高了运算速度， 但随着加法器位数的增加，超前进位逻辑电路越来越复杂。
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5．用 2 片 3-8 线译码器 74LS138 构成 4-16 线译码器，至少需要使用______个外加的 逻辑门。
【答案】0 【解析】可以设计为 4-16 线译码器的 4 个地址位后三位连 3-8 线译码器的地址位，首 位地址为选通信号，连使能端接高八位的译码器，首位连反相器再连使能端接低八位的译码 器。 6．图 4-2 所示电路输出逻辑的最小和为______。
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2006年
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8.4.3 GAL的输入特性和输出特性
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【例8.3.2 】 用PAL设计一个4为循环码计数器,并 要求所设计的计数器具有置零和对输出进行三态 控制的功能.
2006年
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8.4 通用阵列逻辑GAL
GAL是在PAL器件的基础上发展起来的。它的基本结构 与PAL相同，即“与阵列可编程或阵列可固定”。但 GAL采用了电可擦除，电可改写的CMOS半导体制造工 艺，使得GAL器件不仅可以反复擦除、改写，为修改 设计带来了灵活性，而且降低了功耗，集成度也大大 提高。另外，GAL的逻辑结构采用了输出逻辑宏单元 OLMC，可以根据应用的不同配置成不同的输出结构。 一片GAL即可以配置为组合逻辑电路，也可以使时序 逻辑电路或者是两者的组合，很灵活。
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2020/11/21
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8.1 概 述
l 图8.1.1 PLD电路中门电路的惯用画法 （a）与门
l （b）输出恒等于0的与门 l （c）或门 l （d）互补输出的缓冲器 l （e）三态输出的缓冲器
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图8.1.1 PLD电路中门电路的惯用画法
（a）与门（b）输出恒等于0的与门（c）或门 （d）互补输出的缓冲器（e）三态输出的缓冲器
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*8.2 现场可编程逻辑阵列（FPLA）
l 图8.2.1 FPLA的基本电路结构 l 图8.2.2 FPLA的异或输出结构 l 图8.2.3 时序逻辑型 FPLA的电路结构
阎石《数字电子技术基础》(第6版)章节题库-第8章 数-模和模-数转换【圣才出品】
10．一个 8 位 T 形电阻网络数模转换器，已知 Rf＝3R，UR＝－10V，当输入数字量
d7～d0＝10100000 时，输出电压为（ ）V。
A．7.25
B．7.50
C．6.25
D．6.75
【答案】C
【解析】V0
VREF 2n
(
d7
27
+d6 26 + +d121+d0 20
)
1208（27 +25）
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号的分辨能力。n 位二进制数字输出的 A/D 转换器应能区分输入模拟电压的 2n 个丌同等级 大小，能区分输入电压的最小差异为满量程输入的 1/2n。
3．丌适合对高频信号进行 A/D 转换的是（ ）。 A．并联比较型 B．逐次逼近型 C．双积分型 D．丌能确定 【答案】C 【解析】双积分型 A/D 转换器的原理是运用 RC 对时间进行积分，当有高频信号时， 会影响 RC 积分器固定频率的时钟脉冲计数，影响结果。
6.25
11．（多选）比较并行式 A/D、逐次逼近式 A/D 和双积分式 A/D，这三种 A/D 转换器 的性能，下列说法正确的是（ ）。
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A．双积分式 A/D 的速度最慢，精度最低 B．并行式 A/D 的速度最快，精度最低 C．逐次逼近式 A/D 的速度居中，精度也居中 D．双积分式 A/D 的速度最慢，精度最高 【答案】BCD 【解析】速度：双积分式 A/D＜A/D 逐次逼近式 A/D＜并行式 A/D；精度：并行式 A/D ＜逐次逼近式 A/D＜双积分式 A/D。
阎石《数字电子技术基础》(第6版)考研真题精选-第4章 组合逻辑电路【圣才出品】
第4章组合逻辑电路一、选择题1．在下列逻辑电路中，是组合逻辑电路的有（）。
[北京邮电大学2015研]A．译码器B．编码器C．寄存器D．全加器【答案】ABD【解析】寄存器是由一组触发器组成的，所以属于时序逻辑电路，剩余均为典型的组合逻辑电路。
2．用三线-八线译码器74LS138（如图4-1所示）和辅助门电路实现逻辑函数Y=A+A A，可使用（）。
[北京邮电大学2015研]221图4-1A ．与非门，014567Y=Y Y Y Y Y YB ．与门，23Y=Y YC ．或门，23Y=Y Y +D ．或门，014567Y=Y Y Y Y Y Y +++++【答案】A【解析】将逻辑函数式Y 转换为最小项之和的形式，Y ＝Y 0＋Y 1＋Y 4＋Y 5＋Y 6＋Y 7，而译码器的输出为Y i ′，所以要对逻辑函数式进行变换，得到符合译码器输出信号的形式组合后，添加辅助的与非门即可。
3．图4-2中能实现函数F ＝A ＿B ＋BC ＿的电路为（ ）。
[中国海洋大学2019研]图4-2A．电路（a）B．电路（b）C．电路（c）D．都不是【答案】C【解析】将逻辑函数式转换为F的最小项之和的形式，然后对逻辑函数式进行变换，得到符合译码器输出信号的形式组合后可知C可实现。
电路（a）和电路（b）均实现AC＋B′。
二、填空题如图4-3所示电路为4选1数据选择器构成的组合电路，写出其输出端的最简与或式F ＝（）。
[北京邮电大学2015研]图4-3【答案】F＝[C′（A1′A0′）＋C′（A1′A0）＋1（A1A0′）＋C′（A1A0）]【解析】根据数据选择器的逻辑函数式进行相应输入位的书写即可。
三、分析题1．分析图示逻辑电路，求输出Y（A，B，C）的最小项之和表达式（用∑m的形式表示）。
4选1数据选择器的功能表如图4-4所示。
[山东大学2017研]图4-4 4选1数据选择器表4-1 4选1数据选择器功能表解：Y＝A′B′C′＋A′B·1＋AB′C′＋ABC＝A′B′C′＋A′B·（C′＋C）＋AB′C′＋ABC＝∑m（0，2，3，4，6）2．用一片3线-8线译码器74LS138和其他必要的门电路实现函数F（A，B，C）＝AB ＋AC。
数字电子技术四阎石六版PPT课件
y1 f1(a1a2 an )
y2 f2(a1a2 an )
ym
fm(a1a2
a
）
n
Y F ( A)
《数字电子技术基础》第六版
4.2 组合逻辑电路的分析方法
所谓分析给定的组合逻辑电路，就是要通过分析找出电路 的逻辑功能。
《数字电子技术基础》第六版
4.2 组合逻辑电路的分析方法
一般从逻辑函数式不能立刻看出电路的逻辑功能和用途， 需转化为真值表的形式。
附加 控制端
Yi' (S mi)'
《数字电子技术基础》第六版
Y2 I4 I5 I6 I7 Y1 I2 IN3o I6 I7 Y0 I1 ImI3age I5 I7
《数字电子技术基础》第六版
No Image
二、优先编码器
《数字电子技术基础》第六版
• 特点：允许同 时输入两个以 上的编码信号 ，但只对其中 优先权最高的 一个进行编码 。
• 例：8线-3线优 先编码器
Y0
A
' 2
A
' 1
A
' 0
m0
Y1
A
' 2
A
' 1
A
0
m1
用电路进行实现
Y2
A
' 2
A
1
A
' 0
最
m
2
小 项
...
译 码
Y7 A2A1A0 m 7 器
0(0V )1(3V 1) (3V )
0V 0.7V
3.7V
用二极管与门阵 列组成的3线－8 线译码器
集成译码器实例：74HC138
SS3S2S1
数字电子技术基本教程 阎石 4组合逻辑电路2
≥1 & 1 B1 & 1 A0
≥1 & 1 B0 A'>B' A'<B' A'=B'
串联扩展
比 较 输 出
A>B A<B A=B A11 B11 „
A'>B' A'<B' A'=B' A8 B8
A>B A<B A=B A7 B7
A'>B' A'<B' A'=B'
A>B A<B A=B
A'>B' A'<B' A'=B'
2k+1
FOD FEV
FOD A B C D
A B C D
=1 =1
=1
1
FOD FEV
集成8位奇偶校验器74LS180
A B C D E F G H
2k+1 FOD
74180
FEV
ODD
EVEN
A～H 中 1的个数
偶数 奇数 偶数 奇数 X X
EVEN 1 1 0 0 1 0
ODD 0 0 1 1 1 0
0 0 0 0 0 1 0 1 0 1 1 1 1 1 0 1
0 1 1 0 1 0 0 1
0 0 0 1 0 1 1 1
0 0 0 1 1 1 0 1
74LS183
二、多位加法器
1. 串行进位加法器 把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
(CI )i (CO )i 1
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• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
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二、优先编码器
输入变量 输 出 R A G Z
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 0 1 0 1 1 1
《数字电子技术基础》第六版
设计举例：
3. 选用小规模SSI器件 4. 化简 Z R' A' G' RA RG AG
5. 画出逻辑图
与或非形式
' ' A2 A1 A0 Y ' Y ' Y ' Y ' Y ' Y ' Y ' Y ' S2 S3 7 6 5 4 3 2 1 0
X 1 0 0 0 0 0 0 0 0
X X 0 0 0 0 1 1 1 1
X X 0 0 1 1 0 0 1 1
X X 0 1 0 1 0 1 0 1
1 1 1 1 1 1 1 1 1 0
1 1 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 0 1 1
1 1 1 1 1 1 0 1 1 1
1 1 1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1
《数字电子技术基础》第六版
二、二—十进制译码器
《数字电子技术基础》第六版
第四章 组合逻辑电路
《数字电子技术基础》第六版
4.1概述
一、组合逻辑电路的特点 1. 从功能上 2. 从电路结构上
任意时刻的输出仅 取决于该时刻的输入
不含记忆（存储） 元件
《数字电子技术基础》第六版
二、逻辑功能的描述
a1 a2
y1
组合逻辑 电路
y2
an
ym
组合逻辑电路的框图
' I0
' I1
' I2
Y1'
1 1 0 0 1 1 0 0 1 1
Y0' YS
1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1 1 1
'
' YEX
X 1 X X X X X X X 0
X 1 X X X X X X 0 1
X 1 X X X X X 0 1 1
X 1 X X X X 0 1 1 1
1
1
0
1 0
1
0 0
工作，但无 输入
工作，且有 输入 不可能出现
《数字电子技术基础》第六版
三、二-十进制优先编码器
' ' I ~ I • 将 9 1 用反码形式编成0110 ~ 1110 ' ' I I • 9 的优先权最高， 0 最低
• 输入的低电平信号变成一个对应的十进制的编码
《数字电子技术基础》第六版
• 特点：允许同时 输入两个以上的 编码信号，但只 对其中优先权最 高的一个进行编 码。 • 例：8线-3线优先 编码器 • （设I7优先权最 高…I0优先权最 低）
输 I0 X X X X X X X I1 X X X X X X 1 I2 X X X X X 1 0 I3 I4 X X X X 1 0 0 X X X 1 0 0 0 入 I5 X X 1 0 0 0 0 I6 X 1 0 0 0 0 0 I7 1 0 0 0 0 0 0 1 1 1 1 0 0 0 输 出 Y2 Y1 1 1 0 0 1 1 0 Y0 1 0 1 0 1 0 1
0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0
0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0
0 1 0 0 0 0 0 0
1 0 0 0 0 0 0 0
《数字电子技术基础》第六版
真值表
1
1 1 0 1 1 1 1 1
13
14 15
1
1 1
1
1 1
0
1 1
1
0 1
1
0 0
0
0 0
0
0 0
1
1 0
0
1 0
1
1 0
1
1 0
真值表
卡诺图
《数字电子技术基础》第六版
《数字电子技术基础》第六版
BCD－七段显示译码器7448的逻辑图
' ' ' ' Ya ( A3 A2 A1' A0 A3 A1 A2 A0 ) ' Yb ( A3 A1 A2 A1 A0 A2 A1' A0 )' ' ' ' Yc ( A3 A2 A2 A1 A0 ) ' ' Yd ( A2 A1 A0 A2 A1' A0 A2 A1' A0 )'
S A B CO AB
《数字电子技术基础》第六版
2. 全加器：将两个1位二进制数及来自低位的进位相加
输 A B 0 0 0 0 入 CI 0 1 输 S 0 1 出 CO 0 0
S ( A' B 'CI ' A' B CI AB 'CI ABCI ' )' CO ( A' B ' B 'CI ' A'CI ' )'
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集成译码器实例：74HC138
S S3 S2 S1
附加 控制端 低电平 输出
Yi ( S mi )
'
'
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3线-8线译码器74HC138的逻辑框数字电子技术基础》第六版
74HC138的功能表：
输 入 输 出
S1
0 X 1 1 1 1 1 1 1 1
输 I0 1 0 0 I1 0 1 0 I2 0 0 1 I3 0 0 0 入 I4 I5 0 0 0 0 0 0 I6 0 0 0 I7 0 0 0 输 出 Y2 Y1 0 0 0 0 0 1 Y0 0 1 0
0
0 0 0 0
0
0 0 0 0
0
0 0 0 0
1
0 0 0 0
0
1 0 0 0
0
0 1 0 0
' D2 ( A1 A0 ) D3 ( A1 A0 )]
1
S1' A1
X 0 0 1 1
A0 X 0 1 0 1
Y1 0 D10 D11 D12 D13
0 0 0 0
《数字电子技术基础》第六版
4.4.4 加法器
一、1位加法器 1. 半加器，不考虑来自低位的进位，将两个1位的 二进制数相加
输 A 0 0 1 1 入 B 0 1 0 1 输 S 0 1 1 0 0 0 0 1 出 CO
• 将输入BCD码的10个代码译成10个高、低电平的 输出信号 BCD码以外的伪码，输出均无低电平信号产生
• 例：74HC42
Yi m (i 0 ~ 9)
' ' i
《数字电子技术基础》第六版
二-十进制译码器的真值表
《数字电子技术基础》第六版
三、显示译码器
• 1. 七段字符显示器：由7段可发光的线段（发光二 极管）拼合而成。 • （LED/LCD）
4.2 组合逻辑电路的分析方法
一般从逻辑函数式不能立刻看出电路的逻辑功能和用途， 需转化为真值表的形式。
《数字电子技术基础》第六版
4.3组合逻辑电路的设计方法
一、逻辑抽象 • 分析因果关系，确定输入/输出变量 • 定义逻辑状态的含意（赋值） • 列出真值表 二、写出函数式 三、选定器件类型 四、根据所选器件：对逻辑式化简（用门） 变换（用MSI） 或进行相应的描述（PLD） 五、画出逻辑电路图，或下载到PLD 六、设计验证 七、工艺设计