数字电子技术第四章讲解
数字电子技术基础(第四版)-第4章-组合逻辑电路解析
1
Y (Y1Y2Y3) ' (( AB) '(BC) '( AC) ') '
2
Y AB BC AC
9
最简与或 表达式
3
真值表
4
电路的逻 辑功能
Y AB BC AC
3
ABC 000 001 010 011 100 101 110 111
Y
当输入A、B、
0
C中有2个或3
第四章 组合逻辑电路
学习要点
了解组合逻辑电路的特点和工作原理。 掌握组合逻辑电路的分析、设计方法。 了解组合逻辑电路中的竞争冒险现象。
1
4.1 概 述
2
数字电路
组合逻辑电路:t时刻输出仅与t时刻 输入有关,与t以前的 状态无关。
时序逻辑电路:t时刻输出不仅与t时刻 输入有关,还与电路过 去的状态有关。
编码器:把指令或状态等转换为与其对应 的二进制信息代码的电路。
普通编码器 优先编码器
22
23
一、二进制编码器
设:编码器有M个输入,在这M个输入中, 只有一个输入为有效电平,其余M-1个输入 均为无效电平。有N个输出。则二者之间满 足M≤2N的关系。
二进制编码器——将一般信号编为二进制代 码的电路。
Y F( A)
5
组合电路的特点: 1. 输出仅由输入决定,与电路之前状态无关; 2. 电路结构中无反馈环路(无记忆); 3. 能用基本门构成,即任何组合逻辑电路都能
用三种基本门实现。
6
4.2 组合逻辑电路的 分析和设计
7
4.2.1 组合逻辑电路的分析
8
逻辑图 例1:
1
逻辑表 达式
数字电子技术基础-第4章--
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD 和SD 不受CP和D信号的影 响,具有最高的优先级。
RD
D
SD
二、CMOS主从结构的触发器
1.电路结构:由CMOS逻辑门和CMOS传输门组成主从D触发器。
CP G1 D T G1
1
Q' G2
1
CP Q' T G3
Q 从 触 发 器
Q
G1
&
&
G2
G3
&
&
G4
Q' 主 触 发 器 G5 & &
Q' G6 1 G9
G7
&
&
G8
R
CP
S
主从RS触发器的缺点 R、S不能同时为1,即有效的输入电平 主从JK触发器可解决此问题
(二)主从JK触发器
主从RS触发器的缺点: 使用时有约束条件 RS=0。
CP G1 D T G1
1
Q' G2
1
CP Q' T G3
Q G3
1
Q G4
1
CP CP T G2 主触发器 CP 从触发器 CP
CP T G4
CP
3 .具有直接置0端RD和直接置1端SD的CMOS边沿D触发器
集成触发器
一、集成触发器举例
1.TTL主从JK触发器74LS72
Q ┌ Q Vcc S D CP K3 K2 K1 ┌
CP J K
t CPH
t CPL
数字电子技术基础 第4章
在将两个多位二进制数相加时,除了最低位以外,每一 位都应该考虑来自低位的进位,即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加,所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 (a)1/2逻辑图 (b)图形符号
二、多位加法器
1、串行进位加法器(速度慢)
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类:一类为组合逻辑电路,另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入,与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路:器件数最少,器件种类最少, 器件之间的连线最少。 步骤:
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式,画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线-8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线-8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线-16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电子技术基础-第四章-触发器
SD——直接置1端,低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响,具有最高的 优先级。
3.集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时, Q2=0,则Q=1, 封锁G1和G3 使得Q2=0,维持置1 同时Q3=1,阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0,则Q=0, 封锁G4,使得Q4=1, 阻塞D=1进入触发器, 阻塞置1 同时保证Q3=0,维持置0
触发器的直接置0端和置1端
RD——直接置0端,低电平有效;
JK触发器→T(T ′)触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数字电子技术基础第4章数字电子技术基础课件
基本RS触发器的特性表
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 不用 不用
基本RS触发器的简化特性表
R S Qn+1 注
0 0 1 1
0 1 0 1
Qn 1 0
不用
保持 置1 置0 不允许
(4-13)
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 4Q 13 4R 4S 8
16
+VCC
Q1
Q2
Q3
Q4
R
(4-22)
4.2
同步触发器
在数字系统中,如果要求某些触发器在同一时刻动 作,就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号,或时钟信号,或时钟 脉冲,简称时钟,用CP (Clock Pulse) 表示。 CP-控制时序电路工作节奏的固定频率的脉冲信号, 一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器,或 时钟触发器,触发器状态的改变与时钟脉冲同步。 同步触发器: 同步 RS 触发器 同步 D 触发器
01/
①当触发器处在0状态,即Qn=0时,若输入信号RS =01或 11,触发器仍为0状态;
若R S =10,触发器就会翻转成为1状态。
②当触发器处在1状态,即Qn=1时,若输入信号RS =10或 11,触发器仍为1状态; 若R S =01,触发器就会翻转成为0状态。
(4-15)
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 R
在同步RS触发器的基础上, 增加了反相器G5,通过它把 G 1 加在S端的D信号反相后送到 S 了R端。如右图。
数字电子技术基础第四章重点最新版
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同?
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求:
了解无空翻触发器的类型,掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式, 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点:CP = 1 期间,主触发器接收
从 输入信号;CP = 0 期间,主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态,
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时, 输出状态可能为 0,也
G2 可能为 1,即输出状态 不定。因此,这种情况
EXIT
四、一些约定
集成触发器
1态: Qn=1,Qn=0 0态: Qn=0,Qn=1
数字电子技术基础第四章
&
G3
&
S=0,R=1:Qn+1=0
R
S=1,R=1:Qn+1=1(×),
CP
S
CP回到0后状态不定 输入端R、S通过与非门
作用于基精本品PPRT S触发器。
1R C1 1S R CP S
(三)同步RS触发器
2. 特征(tèzhēng)表
RS
00 01 10 11
Qn+1
Qn 1 0 1(×)
3. 特征方程
CP
电路连接的特点:第一个触发器的CP1端作为计数脉冲CP输入 端,Q1与第二个触发器的CP2端相连,依次有Qi与CPi+1相连,触发 器的输出Q4Q3Q2Q1代表四位二进制数。
精品PPT
4. 应用(yìngyòng)
二、主从(zhǔcóng)触发 器
每一个CP下降沿,都会使Q的状态变化,Q4Q3Q2Q1代表四位二进 制数,故称该电路为四位二进制计数器。
1. 逻辑(luójí)符号
输入信号:R、S(高有效) 时钟输入:CP 异步置0、置1:RD、SD
(不受CP限制,低有效) 输出信号:Q、Q
精品PPT
Q
Q
R 1R C1 1S S RD R CP S SD
2. 组成(zǔ chénɡ)及工作原理
组成:由两个同步RS触发器级联而成。
工作原理:
按照C同P步为高RS电触平发:器主的触功发能器翻输从转出触,A发、从B器 触发器时的钟状C态P不直变接,作Q用状于态主保触持。
精品PPT
3. 状态(zhuàngtài)转换图
特征表
D
Qn+1
0
0
1
1
数字电子技术基础4
0 1 0 1
0 1 1 0
每输入一个脉 冲,输出状态 改变一次
T=1时, 翻转。
Q n1 Q n
如果将T恒接高电平,就构成了一种特殊的触发器T’,它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力,希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里,重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意:在CP的一个变化周期中,触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效; 2)表中*表示:若 R、S 端同时触发, 则在CP回到0后,输出状态不定; 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中,如果要求某些触发器在同一时刻动作,就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号,或时钟信号, 或时钟脉冲,简称时钟,用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意:用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行,否则在SD、RD 返回高电平以后,无法保存预置 的状态。
二. 动作特点
精品文档-数字电子技术(第四版)(江晓安)-第四章
第四章 组合逻辑电路
47
图 4-16 74LS283 (a) 逻辑图; (b) 引脚图
F
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
第四章 组合逻辑电路
24
例 5 设计一个组合电路,将 8421BCD码变换为余 3 代码。
解 这是一个码制变换问题。由于均是BCD码,故 输入输出均为四个端点,其框图如图 4 -7 所示。按两种码 的编码关系,得真值表如表 4 - 5 所示。
第四章 组合逻辑电路
3
图 4-1 组合逻辑方框图
第四章 组合逻辑电路
4
组合逻辑电路有n个输入端, m个输出端, 可用下列逻 辑函数来描述输出和输入的关系:
Z1=f1(X1, X2, …, Xn-1, Xn) Z2=f2(X1, X2, …, Xn-1, Xn)
Zm-1=fm-1(X1, X2, …, Xn-1, Xn) Zm=fm(X1, X2, …, Xn-1, Xn)
第四章 组合逻辑电路
7
4.1
(1) 由给定的逻辑电路图, 写出输出端的逻辑表达 式;
(2) (3) (4) 对原电路进行改进设计, 寻找最佳方案(这一步
不一定都要进行)。
第四章 组合逻辑电路
8
[例 1] 已知逻辑电路如图 4-2 所示, 分析其功能。
数字电子技术 第四章 锁存器和触发器
4.2 锁存器
锁存器(Latch)是一种对脉冲电平敏感的存储单元 电路,可以在特定输入脉冲电平作用下改变状态。
锁存,就是把信号暂存以维持某种电平状态。锁存器最主要 作用是缓存,不仅可以解决高速的控制器与慢速的外设不同 步、驱动异常等问题,还可以解决一个I/O口既能输出也能 输入的问题。
锁存器是利用电平控制数据的输入,它包括不带使 源自控制的锁存器和带使能控制的锁存器。
0 状态
1 状态
具有0、1两种逻辑状态,一旦进入其中一种状态,就能 长期保持不变的单元电路,称为双稳态存储电路,简称 双稳态电路。
4.1 基本双稳态电路
缺点: 在接通电源后,随机进入0状态或1状态,由于没有 控制电路,所以无法在运行中改变和控制它的状态, 从而不能作为存储电路使用。 但是,该电路是各种锁存器、触发器等存储单元的 基础。
第四章 锁存器和触发器
第4章 锁存器和触发器
4.1 基本双稳态电路 4.2 锁存器 4.3 触发器
第4章 锁存器和触发器
教学基本要求
1、熟练掌握锁存器的工作特征、逻辑功能 2、熟练掌握触发器的工作特征、逻辑功能 3、熟练掌握触发器逻辑电路的分析和应用
4.1 基本双稳态电路
G1 Q
Q G2
4.1 基本双稳态电路
4.3 触发器
4.3.1 RS触发器
4.3 触发器
4.3.1 RS触发器
A
SS
Q
C
B
RR
Q
CP
4.3 触发器
4.3.1 RS触发器
A
SS
Q
C
B
RR
Q
CP
代入可得:
CP A (a) B
S R (b) Q
数字电子技术第四章的PPT(徐丽香,第二版)ppt课件
Y=D0;当S1S0=01时,Y=D1;
当S1S0=10时,Y=D2;当
S1S0=11时,Y=D3。
ppt精选版
四路选择器 33
数据选择器在智能小区的应用
ppt精选版
34
端
传 送
0 1
(3).数据选择器和分配器的应用
000
由译码器连1 译码
0 pp禁t精选止版译码
如果A>B=0表示,则表示中断请求对象级别比现行处理的 事件级别低,比较器不发出中断信号,直到计算机处理完当 前的事件后再将现行状态寄存器中的状态清除,转向为别的 低级中断服务。
ppt精选版
40
4.6 加法器
4.6.1半加器 半加器可如组合逻辑电路分析的例3.1中介绍 的用与非门组成,也可以如图 (a)由异或门及 与门组成。
成电路来实现组合逻辑电路时,方法与使用小
规模集成电路基本一样。
ppt精选版
50
实验四 编码、译码和显示驱动电 路综合实验
一、实验目的
熟悉编码器、七段译码器、LED和数据选 择器等中规模集成电路的典型应用。
ppt精选版
51
二、实验仪器及器件
1.数字实验箱
2.BCD码(9~4线)优先编码器74HC147 1块
ppt精选版
41
4.6.2全加器
1.1位全加器
全加器的真值表
输入
输出
Ai
Bi
Ci
Si
Ci+1
全加器:进行加数、被加 0
0
0
0
0
数和低位来的进位信号相 0
0
1
1
0
加,并根据求和结果输出 0
1
0
1
《数字电子技术基础》复习指导(第四章)
第四章组合逻辑电路一、本章知识点(一)概念1.组合电路:电路在任一时刻输出仅取决于该时刻的输入,而与电路原来的状态无关。
电路结构特点:只有门电路,不含存储(记忆)单元。
2.编码器的逻辑功能:把输入的每一个高、低电平信号编成一个对应的二进制代码。
优先编码器:几个输入信号同时出现时,只对其中优先权最高的一个进行编码。
3.译码器的逻辑功能:输入二进制代码,输出高、低电平信号。
显示译码器:半导体数码管(LED数码管)、液晶显示器(LCD)4.数据选择器:从一组输入数据中选出某一个输出的电路,也称为多路开关。
5.加法器半加器:不考虑来自低位的进位的两个1位二进制数相加的电路。
全加器:带低位进位的两个 1 位二进制数相加的电路。
超前进位加法器与串行进位加法器相比虽然电路比较复杂,但其速度快。
6.数值比较器:比较两个数字大小的各种逻辑电路。
7.组合逻辑电路中的竞争一冒险现象竞争:门电路两个输入信号同时向相反跳变(一个从1变0,另一个从0变1)的现象。
竞争-冒险:由于竞争而在电路输出端可能产生尖峰脉冲的现象。
消除竞争一冒险现象的方法:接入滤波电容、引入选通脉冲、修改逻辑设计(二)组合逻辑电路的分析方法分析步骤:1.由图写出逻辑函数式,并作适当化简;注意:写逻辑函数式时从输入到输出逐级写出。
2.由函数式列出真值表;3.根据真值表说明电路功能。
(三)组合逻辑电路的设计方法设计步骤:1.逻辑抽象:设计要求----文字描述的具有一定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输入、输出变量;(2)状态赋值:定义逻辑状态的含意输入、输出变量的两种不同状态分别用0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式,有时可省略。
3.选定器件的类型可选用小规模门电路,中规模常用组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)用门电路进行设计:从真值表----卡诺图/公式法化简。
数字电子技术基础(数字电路)第四章组合逻辑电路
(7-14/29)
【例2】 用与非门设计一个码制变换电路。要求将8421码 转换为余3码。 ① 逻辑抽象 B8 B4 B2 B1
8421码 输入
8421码 转换为 余3码
E3 E2 E1
E0 余3码 输出
(7-15/29)
② 真值表 B8B4B2B1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 E3E2E1E0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
信号经不同路径传输 后到达电路中某一会 合点的时间有差异的 现象,称为竞争。
由于竞争原因而使电
路输出发生瞬时错误 的现象,称为冒险。
A
A
L
A L
(7-23/29)
2. 如何判别电路中有无冒险?
代数法判别与电路对应的表达式
判竞争: 同一变量以原变量、反变量的形式同时出 现在表达式中,则变量具有竞争能力。
电路设计
波形图 文字描述 逻辑图
【例1】 用与非门设计一个监视交通信号灯状态的逻辑电路。 每一组信号灯均由红、黄、绿灯组成。正常工作时 有且仅有一盏灯亮;出现其他状态时,发出故障信号。
① 逻辑抽象
R A G
正常工作状态 R A G
R A G
R A 红(R)、黄(A)、绿 G (G)为信号灯的状 态输入。 灯亮为1。
L2 = BC + AB × C
数字电子技术第4章
则FA=B=1 即A=B 则FA>B=1,即A>B 则FA<B1,即A<B
数字电子技术第4章
4.1 组合逻辑电路分析
数字电子技术第4章
4.1 组合逻辑电路分析
注意: ①利用级连端可方便地将4位数值比较器级连成8位数值比较器,如
7448 功能介绍: ① ② ③ ④ ⑤ a~g(输出)—有内部上拉电阻(2K)→2mA 为增大输出电流→可外接上拉电阻; ⑥
数字电子技术第4章
4.1 组合逻辑电路分析
【例】:将“005.600”显示为“ 5.6 ”
数字电子技术第4章
4.1 组合逻辑电路分析
§4.1.4 数值比较器
功能:比较两个数的大小或是否相等。 1. 1位数值比较器
A B FA>B FA=B FA<B 00010 01001 10100 11010
数字电子技术第4章
2. 多位数值比较器 图4-1-24是带级连输入的 4位数值比较器;
数字电子技术第4章
4.1 组合逻辑电路分析
工作原理:
①若A3=B3,A2=B2,A1=B1,A0=B0
②若A3>B3 或A3=B3,A2>B2 或A3=B3,A2=B2,A1>B1 或A3=B3,A2=B2,A1=B1,A0>B0
4.2 组合逻辑电路设计
设计:根据逻辑功能的要求及器件资源情况,设计出实现该功能的最佳 电路。
器件资源:
SSI门电路 MSI器件 可编程逻辑器件(第八章)
§4.2.1采用SSI的组合逻辑电路设计
精品课件-数字电子技术-第4章
第4章 小规模时序电路及其应用
图4-15 例4.3波形
第4章 小规模时序电路及其应用
当第1个CP脉冲的下降沿到来时, JK=10,则触发器置1, Q为1;当第2个CP脉冲的下降沿到来时,JK=00,则触发器状 态保持不变,Q仍为1;当第3个CP脉冲的下降沿到来时, JK=01,则触发器置0,Q为0;当第4个CP脉冲的下降沿到来 时,JK=00,则触发器状态保持不变,Q仍为0;当第5个CP脉 冲的下降沿到来时,JK=11,则触发器状态翻转,Q 转变为1。
第4章 小规模时序电路及其应用
【例4.4】 上升沿触发的JK触发器的CP脉冲和输入信号 J、 K的波形如图4-16 所示, 画出触发器输出Q的波形(设Q 的初始状态为“0”)。
解: 由于上升沿JK触发器是上升沿触发的, 因此作图时 应首先找出各CP脉冲的上升沿,再根据当时的输入信号J、K 得出输出Q,作出波形如图4-16所示。
第4章 小规模时序电路及其应用
表4-1 基本RS触发器真值表
第4章 小规模时序电路及其应用
2) 特征方程 基本RS触发器的次态与现态及输入间的关系也可以用逻辑 函数表示。将基本RS触发器的真值表填入卡诺图,得到Qn+1函 数的卡诺图,如图4-4所示。通过卡诺图化简得到
第4章 小规模时序电路及其应用
第4章 小规模时序电路及其应用
图4-8 时钟RS (a) 逻辑图; (b) 国标符号;(c) 用74HC00实现的Байду номын сангаас钟RS触发器
第4章 小规模时序电路及其应用
2.
当CP=0 当CP=1时,触发器的状态随输入信号的不同而改变,变 化的规律可用图4-9(a)所示的状态图、图4-9(b)所示的状态 卡诺图、表4-3所示的特性表以及下述特征方程及约束条件 来描述。
数字电子技术 第4章 组合逻辑电路
图 4.3.8 7448逻辑符号图
数字电子技术
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图4.3.9 7448驱动BS201A数码管的工作电路 图4.3.10 有灭零控制的8位数码显示系统
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3.译码器的应用 由于译码器的输出为最小项取反,而逻辑函数可以写成最小项之和的形式,故可以利用附加的 门电路和译码器实现逻辑函数。
组合电路就是由门电路组合而成,电路中没有记忆单元,没有反馈通路。
数字电子技术
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4.1.2 组合逻辑电路的分析
根据逻辑功能的不同特点,可以把数字电路分成两大类,分别是: (1)是组合逻辑电路(简称组合电路) (2)是时序逻辑电路(简称时序电路) 组合电路就是由门电路组合而成,电路中没有记忆单元,没有反馈通路。
图4.5.6 数值比较器逻辑电路图
4.2.3 优先编码器
识别多个编码请求信号的优先级别,并进行相应编码的逻辑部件称为优先编码器。 在优先编码器电路中,允许同时输入两个以上编码信号。 在设计优先编码器时已将所有的输入信号按优先顺序排了队,当几个编码信号同时出现时,只 对其中优先权最高的一个进行编码。
1.设计优先编码器线(4线-2 线优先编码器)
图4.1.3 组合逻辑电路设计步骤
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4.1.4 组合逻辑电路的竞争和冒险
同一个门的一组输入信号,由于它们在此前通过不同数目的门,经过不同长度导线的传输,到 达门输入端的时间会有先有后,这种现象称为竞争。
逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象,称为冒险。
图4.1.6 两种冒险波形图
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4.2 编码器
精品课件-数字电子技术(第三版)(刘守义)-第4章
第 4 章 编码器与译码器
2. 二-十进制编码 (1) 8421BCD码是用4位二进制数表示1位十进制数, 这4位二进制数的权分别为8、 4、 2、 1。 (2) 2421BCD码的4位二进制数的权分别是2、 4、 2、 1, 这种BCD码的编码方案不是惟一的, 表4.5中列出了其中 两种。
第 4 章 编码器与译码器
第 4 章 编码器与译码器
5) 74LS147 (1) 编码功能。 给一块74LS147接通电源和地, 在 74LS147的9个输入端加上输入信号(按表4.2所示, 依次给 I1~I9加信号), 用逻辑试电笔或示波器测试Y0、 Y1、 Y2、 Y3 4个输出端的电平, 将测试结果填入表4.2中。
第 4 章 编码器与译码器
第 4 章 编码器与译码器
从表4.4中可见, 循环码中每一位代码从上到下的排列 顺序是以固定周期进行循环的。 其中右起第一位的循环周期 是“0110”, 第二位是“00111100”, 第三位是 “0000111111110000”, 等等。 4位循环码以最高位0与1之 间位轴对折, 除反射位外, 其他3位均互为镜像。 故有时 也将循环码称为反射码。
第 4 章 编码器与译码器
第 4 章 编码器与译码器
4.1.3 当要求信号传输或处理的错误概率小时, 应选用具有单
位间距特性的编码。 因为这类编码的各相邻码组之间只有一 位码不同, 因此在连续传输、 译码时的可靠性高, 能消除 译码噪声产生的逻辑错误。
第 4 章 编码器与译码器
一般数字设备多采用8421BCD码, 因而在应用时应尽量 采用8421BCD码, 以避免增加码制转换电路。
第 4 章 编码器与译码器
2. 实训设备: 逻辑试电笔, 示波器, 直流稳压电源, 集成电路测试仪。 实训器件: 实验电路板、 实训3中调试好的抢答器实验 板、 二-十进制编码器74LS147、 字符译码器74LS48、 共 阴极数码管、 非门74LS04各一块。
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A
B
0
0
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0
0
1
0
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1
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C
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G
0
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0
1
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1
0
0
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1
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(3) 化简: 利用卡诺图化简, 如图3.4所示可得:
Y BC AC AB
G ABC ABC ABC ABC
A(B C) A(B⊙ C)
ABC
(4) 画逻辑图: 逻辑电路图如图4.5(a)所示。若要求用 TTL与非门,实现该设计电路的设计步骤如下: 首先, 将化简后的与或逻辑表达式转换为与非形式; 然后再画出如图4.5(b)所示的逻辑图; 最后, 画出 用与非门实现的组合逻辑电路。
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Y BC 00 01 11 10
A
00 0 1 0
1 0 1 1 1 Y AC BC AB
G BC 00 01 11 10
A 00 1 0 1
11 0 1 0
AC BC AB
G ABC ABC ABC ABC
ABC ABC ABC ABC
图 4-4 例 4-3 的卡诺图
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A
&
B
&
C
&
=1
(a)
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≥1 Y
=1 G
Y
G
&
&
&&&&&&&
A B C A B C
(b)
图 4-5 例 4-3 (a) 直接实现; (b) 用与非门实现
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练习:
1、设计一个A、B、C三人表决电路。当表决某个提 案时,多数人同意,提案通过。用与非门实现。
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作业题
P84 1、4.1 2、4.2 3、4.3 4、4.4
A BC F 0 00 0 0 01 0 0 10 0 0 11 1 1 00 0 1 01 1
1 10 1
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1 11 1 5
例4-2 分析图4-2(a)所示电路的逻辑功能。 仿真
图4-2 例4-2逻辑电路图
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解:为了方便写表达式,在图中标注中间变 量,比如F1、F2和F3。
所谓组合逻辑电路的分析,就是根据给定的逻辑 电路图,求出电路的逻辑功能。
1. 分析的主要步骤如下: (1)由逻辑图写表达式; (2)化简表达式; (3)列真值表; (4)描述逻辑功能。
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2. 举例说明组合逻辑电路的分析方法
例4-1 试分析 图3-1所示电路的逻 辑功能。
解:第一步: 由逻辑图可以写输 出F的逻辑表达式 为:
(1) 确定输入、 输出变量的个数: 根据电路要求,设
输入变量A、B、C分别表示三个班学生是否上自习, 1表
示上自习, 0表示不上自习; 输出变量Y、 G分别表示大
教室、小教室的灯是否亮, 1表示亮, 0表示灭4所示。 表 4-4 例 4-3 的真值表
第4章 组合逻辑电路
4.1 组合逻辑电路的分析和设计方法
4.1.1 组合逻辑电路的分析方法 4.1.2 组合逻辑电路的设计方法
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第4章 组合逻辑电路
数字电路分类:组合逻辑电路和时序逻辑电路。 组合逻辑电路: 任意时刻的输出仅仅取决于当 时的输入信号,而与电路原来的状态无关。
本章内容提要
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(2)列真值表; 把逻辑关系转换成数字表示形式;
表3-2 例3-3真值表
(3) 由真值表写逻辑表达式,
A B C Y 并化简;
0000
0010 0100
化简得最简式:
0111
1000
1011
1101
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(4) 画逻辑电路图: 用与非门实现,其逻辑图与例3-1相同。 如果作以下变换:
小规模集成电路(SSI)构成组合逻辑电路的一
般分析方法和设计方法。
常用组合逻辑电路的基本工作原理及常用中
规模集成(MSI)组合逻辑电路的逻辑功能、使
用2020方/9/22法和应用举例。
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4.1 门级组合逻辑电路的分析和设计 方法
小规模集成电路是指每片在十个门以下的集成芯片。
4.1.1 组合逻辑电路的分析方法
S F2F3 AF1 BF1 AAB B AB AAB B AB (A B)(A B) AB AB AB
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C F1 AB AB
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表4-2 例4-2真值表
图4-2(b)逻辑图
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该电路实现两个一位 二进制数相加的功能。S 是它们的和,C是向高位 的进位。由于这一加法器 电路没有考虑低位的进位, 所以称该电路为半加器。 根据S和C的表达式,将原 电路图改画成图3-2(b) 所示的逻辑图。
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2. 组合逻辑电路设计方法举例。
例4-3 一火灾报警系统,设有烟感、温感和 紫外光感三种类型的火灾探测器。为了防止误报警, 只有当其中有两种或两种以上类型的探测器发出火 灾检测信号时,报警系统产生报警控制信号。设计 一个产生报警控制信号的电路。
解:(1)分析设计要求,设输入输出变量并逻辑赋值;
输入变量:烟感A 、温感B,紫外线光感C; 输出变量:报警控制信号Y。 逻辑赋值:用1表示肯定,用0表示否定。
F AB AC BC
图3-1 例3-1逻辑电路图
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第二步:可变换为 F AB AC BC
F = AB+AC+BC 第三步:列出真值表如 表4-1所示。
表4-1 例3-1真值表
第四步:确定电路的逻 辑功能。
由真值表可知,三个变
量输入A,B,C,只有两
个及两个以上变量取值为1 时,输出才为1。可见电路 可实现多数表决逻辑功能。
用一个与或非门加一个非门就可以实现, 其逻辑电路图如图4-3所示。
图4-3 例4-3的逻辑电路图
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例 4-4 有三个班学生上自习,大教室能容纳两个班学生, 小教室能容纳一个班学生。设计两个教室是否开灯的逻辑 控制电路,要求如下:
(1) 一个班学生上自习, 开小教室的灯。 (2) 两个班上自习, 开大教室的灯。 (3) 三个班上自习, 两教室均开灯。
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4.1.2 组合逻辑电路的设计方法
与分析过程相反,组合逻辑电路的设计是根据给 定的实际逻辑问题,求出实现其逻辑功能的最简单的 逻辑电路。 1.组合逻辑电路的设计步骤:
(1)分析设计要求,设置输入输出变量并逻辑赋值; (2)列真值表; (3)写出逻辑表达式,并化简; (4)画逻辑电路图。
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