VHDL 设计初步-PPT精选文档

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4.1 多路选择器VHDL描述

设计: 2选1多路选择器
s y 0 a 1 b
y=as+bs
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4.1 多路选择器VHDL描述
4.1.1
【例4-1】
2选1多路选择器的VHDL描述
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
用其他的语句 形式来描述相 同的逻辑行为
【例4-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;
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4.1.1 2选1多路选择器的VHDL描述
VHDL 设计初步
唐英姿编制
教学内容

教学导入


设计举例: 2选1多路选择器
VHDL相关语法 课堂练习 小结
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现代电子设计新技术:EDA技术

EDA：电子设计自动化

Electronic Design Automation EDA技术就是： 依赖 功能强大的计算机在 EDA工具软 件 平台上，用 硬件描述语言（HDL）作 为系统逻辑描述手段来完成 电子线路设 计文件。 最终实现 －>特定电子线路的硬件（芯 片或者电路板）

电路的VHDL描述由两大部分组成：


以关键词ENTITY 引导，END ENTITY mux21a 结尾的语句部分，称为实体。 VHDL 的实体描述了电路器件的外部情况 及各信号端口的基本性质，如信号流动的 方向，流动在其上的信号结构方式和数据 类型等。 以关键词ARCHITECTURE 引导，END ARCHITECTURE one 结尾的语句部分， 称为结构体。结构体负责描述电路器件的 内部逻辑功能和电路结构。
1987版本
ENTITY、IS、PORT和 END ENTITY是关键词，不区分 大小。 目录 结束
4.1.2 VHDL相关语法说明

2.实体名
e_name 是实体名，是标识符，具体取名 由设计者自定。由于实体名实际上表达的 应该设计电路的器件名，所以最好根据相 应电路的功能来确定，如 4 位二进制计数器→counter4b； 8 位二进制加法器→adder8b，等等 【例4-1】 注意：不应用数字或中文定义实体名，也 ENTITY mux21a IS 不应用与 EDA 工具库中已定义好的元件 PORT( a, b : IN BIT ; 名作为实体名，如or2、latch 等，且不能 s : IN BIT; 用数字起头的实体名，如 74LSxx。 y : OUT BIT ) ;
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4.1.1 2选1多路选择器的VHDL描述
例4－1、4－2、4－3中的VHDL功能描 述语句都是并行语句，例4－4则是用 IF_THEN_ELSE顺序语句描述功能。 注意：同一逻辑功能的同一描述方法，对 于不同的约束条件，将综合出不同的电路 结构。
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4.1.2 VHDL相关语法说明
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关于VHDL

VHDL的功能和标准



VHDL 描述 输入端口 输出端口 电路的行为和功能 VHDL有过两个标准： IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993)
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ቤተ መጻሕፍቲ ባይዱ
实体
图4-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; 结构体 END ARCHITECTURE one ;
图4-2 mux21a结构体 Mux21a.vhd 目录 结束
4.1.1 2选1多路选择器的VHDL描述
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关于VHDL

什么是VHDL？




Very high speed integrated Hardware Description Language (VHDL) 是IEEE、工业标准硬件描述语言 用语言的方式而非图形等方式描述硬件电 路 容易修改 容易保存
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关于VHDL

特别适合于设计的 电路有： 复杂组合逻辑电 路，如： 译码器、编码器、 加减法器、多路 选择器、地址译 码器…... 状态机 x等等……..
1.实体表达
实体名 端口信号名
端口模式 数据类型
【例4-5】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 或：
1993版本
【例5-6】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END e_name;
【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
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4.1.1 2选1多路选择器的VHDL描述
【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;