数电四章 -4
数电第四章参考答案
第四章 组合逻辑电路 作业 参考答案【题4-1】 分析图示组合逻辑电路，列出真值表，写出输出Y 1、Y 2与输入的逻辑函数式，说明整个电路所实现的逻辑功能（不是单个输出与输入的关系，而是把2个输出与3个输入综合起来看）。
解：该电路的逻辑功能为全加器，Y 1是和，Y 2是进位。
【题4-2】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A 为主评判员，B 和C 为副评判员。
在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。
请填写真值表，写出逻辑表达式，并用一片74LS00（内含四个2输入端与非门）或一片74LS02（内含四个2输入端或非门）这2种方法实现此评判规定。
解：设评判员评判合格为“1”，反之为“0”； 考试通过，F 为“1”，反之为“0”。
根据题意，列真值表如下。
据此可得：ABC12ABCC B A C B A C B A AC BC AB C B A ABC Y +++=+++++=)()(1AC BC AB Y ++=2ACAB AC AB F =+=CB AC B A F ++=+=)(FB CA FB CA【题4-3】设计一个“4输入1输出”的组合逻辑电路，实现“五舍六入”的功能：即当输入的四位8421BCD 码不大于5时，输出0；否则输出1。
要求： (1) 画出卡诺图、化简逻辑函数；(2) 用1片CD4001（内含四个2输入端或非门）实现该逻辑功能（标出管脚号）。
【题4-4】设计一个代码转换电路，输入为3位二进制代码、输出为3位格雷码（见下表），要求从CD4011、CD4001、CD4030中选用1个最合适的芯片实现逻辑功能。
解：CDAB Y 00X X 0X 011001X XXCA B A C A B A BC A Y +++=++=+=))((FB CA21313546121101000111XABC00011011YABC0010111ZABCAX =BA B A B A Y ⊕=+=CB C B C B Z ⊕=+=B CAYZX【题4-5】用一片74HC138（3-8译码器）辅以“4输入与非门”实现“1位全减”。
数字电子技术基础(第四版)-第4章-组合逻辑电路解析
1
Y (Y1Y2Y3) ' (( AB) '(BC) '( AC) ') '
2
Y AB BC AC
9
最简与或 表达式
3
真值表
4
电路的逻 辑功能
Y AB BC AC
3
ABC 000 001 010 011 100 101 110 111
Y
当输入A、B、
0
C中有2个或3
第四章 组合逻辑电路
学习要点
了解组合逻辑电路的特点和工作原理。 掌握组合逻辑电路的分析、设计方法。 了解组合逻辑电路中的竞争冒险现象。
1
4.1 概 述
2
数字电路
组合逻辑电路：t时刻输出仅与t时刻 输入有关，与t以前的 状态无关。
时序逻辑电路：t时刻输出不仅与t时刻 输入有关，还与电路过 去的状态有关。
编码器：把指令或状态等转换为与其对应 的二进制信息代码的电路。
普通编码器 优先编码器
22
23
一、二进制编码器
设：编码器有M个输入，在这M个输入中， 只有一个输入为有效电平，其余M-1个输入 均为无效电平。有N个输出。则二者之间满 足M≤2N的关系。
二进制编码器——将一般信号编为二进制代 码的电路。
Y F( A)
5
组合电路的特点： 1. 输出仅由输入决定，与电路之前状态无关； 2. 电路结构中无反馈环路（无记忆）； 3. 能用基本门构成，即任何组合逻辑电路都能
用三种基本门实现。
6
4.2 组合逻辑电路的 分析和设计
7
4.2.1 组合逻辑电路的分析
8
逻辑图 例1：
1
逻辑表 达式
数字电子技术基础-第四章-触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数字电子技术第四章课后习题答案（江晓安等编）
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
数字电子技术基础 第四章.
图4.3.6
3位二进制（3线－8线）译码器的框图
优点：结构简单。 两个严重的缺点： 1、电路输入电阻较低而 输出电阻较高。 2、输出的高、低电平信 号发生偏移。
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
四、用译码器设计组合逻辑电路
例4.3.3 P186-189
4.3.3 数据选择器
一、数据选择器的工作原理 P188
图4.3.21
双4选1数据选择器74LS153
例4.3.4 用两个带附加控制端的4选1数据选择器 组成一个8选1数据选择器
二、用数据选择器设计组合逻辑电路
例4.3.5 用4选1数据选择 器实现例4.2.2的交通信 号灯监视电路。
例4.3.6 P190
图4.3.24
例4.3.6的电路
4.3.论是加、减、乘、除， 在数字计算机中都是化做若干步加法运算进行的。加法 器是构成算术运算器的基本单元。 一、1位加法器 1、半加器
不考虑来自低位的进位将两个1位二进制数相加。
图4.3.25
图4.3.13 液晶显示器的结构及符号 （a）未加电场时 （b）加电场以后 （c）符号
液晶优点：功耗极小。
缺点：亮度差，响应速度低。
A=0, 不工作
A=1，工作
图4.3.14 用异或门驱动液晶显示器 （a）电路 （b）电压波形
2. BCD –七段显示译码器
图4.3.15
BCD－七段显示译码器的卡诺图
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
数字电子技术基础(第四版)课后习题答案-第四章
第4章触发器[题4.1]画出图P4.1所示由与非门组成的基本RS触发器输出端Q、Q的电压波形，输入端S、R的电压波形如图中所示。
图P4.1[解]见图A4.1图A4.1[题4.2]画出图P4.2由或非门组成的基本R-S触发器输出端Q、Q的电压波形，输出入端S D，R D的电压波形如图中所示。
图P4.2[解]见图A4.2[题4.3]试分析图P4.3所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.3 [解]：图P4.3所示电路的真值表S R Q n Q n+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0* 1 110*由真值表得逻辑函数式 01=+=+SR Q R S Q nn[题4.4] 图P4.4所示为一个防抖动输出的开关电路。
当拨动开关S 时，由于开关触点接触瞬间发生振颤，D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。
图P4.4[解] 见图A4.4图A4.4[题4.5] 在图P4.5电路中，若CP 、S 、R 的电压波形如图中所示，试画出Q 和Q 端与之对应的电压波形。
假定触发器的初始状态为Q =0。
图P4.5[解]见图A4.5图A4.5[题4.6]若将同步RS触发器的Q与R、Q与S相连如图P4.6所示，试画出在CP信号作用下Q和Q端的电压波形。
己知CP信号的宽度tw= 4 t Pd 。
t Pd为门电路的平均传输延迟时间，假定t Pd≈t PHL≈t PLH，设触发器的初始状态为Q=0。
图P4.6图A4.6[解]见图A4.6[题4.7]若主从结构RS触发器各输入端的电压波形如图P4.7中所给出，试画Q、Q端对应的电压波形。
设触发器的初始状态为Q=0。
图P4.7[解] 见图A4.7图A4.7R各输入端的电压波形如图P4.8所示，[题4.8]若主从结构RS触发器的CP、S、R、D1S。
试画出Q、Q端对应的电压波形。
数字电子技术基础第四章
&
G3
&
S=0，R=1：Qn+1=0
R
S=1，R=1：Qn+1=1(×)，
CP
S
CP回到0后状态不定 输入端R、S通过与非门
作用于基精本品PPRT S触发器。
1R C1 1S R CP S
（三）同步RS触发器
2. 特征(tèzhēng)表
RS
00 01 10 11
Qn+1
Qn 1 0 1(×)
3. 特征方程
CP
电路连接的特点：第一个触发器的CP1端作为计数脉冲CP输入 端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相连，触发 器的输出Q4Q3Q2Q1代表四位二进制数。
精品PPT
4. 应用(yìngyòng)
二、主从(zhǔcóng)触发 器
每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四位二进 制数，故称该电路为四位二进制计数器。
1. 逻辑(luójí)符号
输入信号：R、S（高有效） 时钟输入：CP 异步置0、置1：RD、SD
（不受CP限制，低有效） 输出信号：Q、Q
精品PPT
Q
Q
R 1R C1 1S S RD R CP S SD
2. 组成(zǔ chénɡ)及工作原理
组成：由两个同步RS触发器级联而成。
工作原理：
按照C同P步为高RS电触平发：器主的触功发能器翻输从转出触，A发、从B器 触发器时的钟状C态P不直变接，作Q用状于态主保触持。
精品PPT
3. 状态(zhuàngtài)转换图
特征表
D
Qn+1
0
0
1
1
数字电路PPT课件第四章
A B C
&
≥1
L
L ABC( A B C ) ABC A B C
（3）由表达式列出真值表。 （4）分析逻辑功能 ： 当 A 、 B 、 C 三个变量一致时，输出为
A B C
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
（2）列真值表 （3）分析电路的逻辑功能 多数输入变量为1，输出F为1； 多数输入变量为0，输出 F为0
结论：电路为少数服从多数的 三变量表决电路。
4.1组合逻辑电路分析
例2：电路如图所示，分析该电路的逻辑功能。 解：（1）由逻辑图逐级写出表达式
P ABC
& P & &
真值表
L AP BP CP
在片内是超前进位，而片与片之间是串行进位。
4.2常用组合逻辑电路的介绍 4.2.2数值比较器
1 数值比较器的逻辑功能 数值比较器完成对两个二进制数A、B进行大小比较 1位数值比较器对两个1位二进制数A、B进行比较 • 真值表 • 逻辑表达式
B 1
1位比较器真值表
&
输 入
A B
输 出
≥1
FA＞B
• 逻辑图
4.1组合逻辑电路分析 4.1.2 组合逻辑电路分析
例1：试分析图所示逻辑电路的功能。 解（1）逻辑表达式
AB
BC AC
真值表 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1
F AB BC AC AB BC AC
数字电路第四章答案
数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
数字电子技术第4章
则FA=B=1 即A=B 则FA>B=1，即A>B 则FA<B1，即A<B
数字电子技术第4章
4.1 组合逻辑电路分析
数字电子技术第4章
4.1 组合逻辑电路分析
注意： ①利用级连端可方便地将4位数值比较器级连成8位数值比较器，如
7448 功能介绍： ① ② ③ ④ ⑤ a~g（输出）—有内部上拉电阻（2K）→2mA 为增大输出电流→可外接上拉电阻； ⑥
数字电子技术第4章
4.1 组合逻辑电路分析
【例】：将“005.600”显示为“ 5.6 ”
数字电子技术第4章
4.1 组合逻辑电路分析
§4.1.4 数值比较器
功能：比较两个数的大小或是否相等。 1． 1位数值比较器
A B FA>B FA=B FA<B 00010 01001 10100 11010
数字电子技术第4章
2. 多位数值比较器 图4-1-24是带级连输入的 4位数值比较器；
数字电子技术第4章
4.1 组合逻辑电路分析
工作原理：
①若A3=B3，A2=B2，A1=B1，A0=B0
②若A3>B3 或A3=B3，A2>B2 或A3=B3，A2=B2，A1>B1 或A3=B3，A2=B2,A1=B1,A0>B0
4.2 组合逻辑电路设计
设计：根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳 电路。
器件资源：
SSI门电路 MSI器件 可编程逻辑器件（第八章）
§4.2.1采用SSI的组合逻辑电路设计
数字电子技术第四章课后习题答案
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：ABSF+⊕=++ABSSSABB将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b)所示。
数字电路第四章4
EO2 EI1
EO 1
1
Y2 Y1 Y0
0
0
GS2 1 ≥1 G 3 GS
000 111
≥1 G 2 L3
0
≥1 G 1 L1
0
0 0
≥1 L0 G0
1 1
L2
0 1
0 1
0 1
4.4.2
译码器/数据分配器 译码器/
1 译码器的概念与分类 译码是编码的逆过程， 译码：译码是编码的逆过程，它能将二进制码翻译成代表某 一特定含义的信号.(即电路的某种状态) .(即电路的某种状态 一特定含义的信号.(即电路的某种状态) 译码器：具有译码功能的逻辑电路称为译码器。 译码器的分类： 译码器的分类： 将一系列代码转换成与之一一对应的有效 信号。 信号。 二进制译码器 常见的唯一地址译码器： 常见的唯一地址译码器： 二—十进制译码器 十进制译码器 显示译码器 将一种代码转换成另一种代码。 将一种代码转换成另一种代码。 代码变换器 唯一地址译码器
(1. )二进制译码器 二进制译码器
功能表
(a) 74HC139集成译码器 集成译码器
1/2 74x139
E
E A0 A1
Байду номын сангаас
A0 A1
Y0 Y1 Y2 Y3
Y0
Y1
Y2 Y3
输 入 E A1 A0 H × × L L L L L H L H L L H H
Y0 H L H H H
输出 Y1 Y2 H H H H L H H L H H
Y0
优先编码器CD4532功能表 功能表 优先编码器
输 EI L H H H H H H H H H I7 × L H L L L L L L L I6 × L × H L L L L L L I5 × L × × H L L L L L I4 × L × × × H L L L L 入 I3 × L × × × × H L L L I2 × L × × × × × H L L I1 × L × × × × × × H L I0 × L × × × × × × × H Y2 L L H H H H L L L L Y1 L L H H L L H H L L 输 Y0 L L H L H L H L H L 出 GS L L H H H H H H H H EO L H L L L L L L L L
精品课件-数字电子技术-第4章
第4章 小规模时序电路及其应用
图4-15 例4.3波形
第4章 小规模时序电路及其应用
当第1个CP脉冲的下降沿到来时, JK=10，则触发器置1， Q为1；当第２个CP脉冲的下降沿到来时，JK=00，则触发器状 态保持不变，Q仍为１；当第３个CP脉冲的下降沿到来时， JK=01，则触发器置0，Q为0；当第４个CP脉冲的下降沿到来 时，JK=00，则触发器状态保持不变，Q仍为0；当第５个CP脉 冲的下降沿到来时，JK=11，则触发器状态翻转，Q 转变为1。
第4章 小规模时序电路及其应用
【例4.4】 上升沿触发的JK触发器的CP脉冲和输入信号 J、 K的波形如图4-16 所示， 画出触发器输出Q的波形（设Q 的初始状态为“0”）。
解: 由于上升沿JK触发器是上升沿触发的， 因此作图时 应首先找出各CP脉冲的上升沿，再根据当时的输入信号J、K 得出输出Q，作出波形如图4-16所示。
第4章 小规模时序电路及其应用
表4-1 基本RS触发器真值表
第4章 小规模时序电路及其应用
2) 特征方程 基本RS触发器的次态与现态及输入间的关系也可以用逻辑 函数表示。将基本RS触发器的真值表填入卡诺图，得到Qn+1函 数的卡诺图，如图4-4所示。通过卡诺图化简得到
第4章 小规模时序电路及其应用
第4章 小规模时序电路及其应用
图4-8 时钟RS (a) 逻辑图； (b) 国标符号；（c） 用74HC00实现的Байду номын сангаас钟RS触发器
第4章 小规模时序电路及其应用
2.
当CP=0 当CP=1时，触发器的状态随输入信号的不同而改变，变 化的规律可用图4-9(a)所示的状态图、图4-9(b)所示的状态 卡诺图、表4-3所示的特性表以及下述特征方程及约束条件 来描述。
数字电子技术第4章组合逻辑电路习题解答
001
0 10
0 11
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
0
1
0
0
1
（2）由真值表得到逻辑函数表达式为：
(3)画出逻辑电路图
4.10、试设计一个8421BCD码的检码电路。要求当输入量DCBA≤4，或≥8时，电路输出L为高电平，否则为低电平。用与非门设计该电路。
解：（1）根据题意列出真值表为：
100
101
110
111
0
1
1
1
1
1
1
0
(2)
电路逻辑功能为：“判输入ABC是否相同”电路。
4.7已知某组合电路的输入A、B、C和输出F的波形如下图所示，试写出F的最简与或表达式。
习题4.7图
解：（1）根据波形图得到真值表：
ABC
F
000
001
010
011
100
101
110
111
1
0
0
1
0
0
1
0
(2)由真值表得到逻辑表达式为
（1）试分析电路，说明决议通过的情况有几种。
（2）分析A、B、C、D四个人中，谁的权利最大。
习题4.4图
解：（1）
（2）
ABCD
L
ABCD
L
0000
0001
0010
0011
0100
0101
0110
0111
0
0
0
1
0
0
1
1
1000
1001
1010
1011
(完整版)数字电子技术第四章答案
习题44－1 分析图P4－1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功能。
解：图（a ）：1F AB =；2F A B =e ；3F AB = 真值表如下表所示： A B 1F2F3F0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 111其功能为一位比较器。
A>B 时，11F =；A=B 时，21F =；A<B 时，31F = 图（b ）：12F AB AB F AB =+=； 真值表如下表所示： A B 1F2F功能：一位半加器，1F 为本位和，2F 为进位。
图（c ）：1(0,3,5,6)(1,2,4,7)F M m ==∑∏2(0,1,2,4)(3,5,6,7)F M m ==∑∏真值表如下表所示：功能：一位全加器，1F 为本位和，2F 为本位向高位的进位。
图（d ）：1F AB =；2F A B =e ；3F AB =功能：为一位比较器，A<B 时，1F ＝1；A=B 时，2F ＝1；A>B 时，3F ＝14－2 分析图P4－2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。
解：该电路的输出逻辑函数表达式为：100101102103F A A x A A x A A x A A x =+++因此该电路是一个四选一数据选择器，其真值表如下表所示：1A0AF0 0 0x 0 1 1x 1 0 2x 1 13x4－3 图P4－3是一个受M 控制的代码转换电路，当M ＝1时，完成4为二进制码至格雷码的转换；当M ＝0时，完成4为格雷码至二进制的转换。
试分别写出0Y ,1Y ,2Y ,3Y 的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。
解：该电路的输入为3x 2x 1x 0x ，输出为3Y 2Y 1Y 0Y 。
真值表如下： 3x2x1x0x3Y2Y1Y0YM=10 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 01 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 1 111111由此可得：1M =当时，33232121010Y x Y x x Y x x Y x x =⎧⎪=⊕⎪⎨=⊕⎪⎪=⊕⎩ 完成二进制至格雷码的转换。
数字电子技术 第4章 组合逻辑电路
图 4.3.8 7448逻辑符号图
数字电子技术
/// 16 ///
图4.3.9 7448驱动BS201A数码管的工作电路 图4.3.10 有灭零控制的8位数码显示系统
数字电子技术
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3．译码器的应用 由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的 门电路和译码器实现逻辑函数。
组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
数字电子技术
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4.1.2 组合逻辑电路的分析
根据逻辑功能的不同特点，可以把数字电路分成两大类，分别是： （1）是组合逻辑电路（简称组合电路） （2）是时序逻辑电路（简称时序电路） 组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
图4.5.6 数值比较器逻辑电路图
4.2.3 优先编码器
识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。 在优先编码器电路中，允许同时输入两个以上编码信号。 在设计优先编码器时已将所有的输入信号按优先顺序排了队，当几个编码信号同时出现时，只 对其中优先权最高的一个进行编码。
1．设计优先编码器线（4线-2 线优先编码器）
图4.1.3 组合逻辑电路设计步骤
数字电子技术
/// 6 ///
4.1.4 组合逻辑电路的竞争和冒险
同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到 达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险。
图4.1.6 两种冒险波形图
数字电子技术
/// 7 ///
4.2 编码器
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H
H H H
L
L L L
L
L L L
L
L L L
H
L L L
×
H L L
×
× H L
×
× × H
×
× × ×
H
L L L
L
H H L
L
H L H
H
H H H
L
L L L
H
L
L
L
L
L
L
L
H
L
L
L
H
L
为什么要设计GS、EO输出信号？
用二片CD4532构成16线-4线优先编码器,其逻辑图如下 图所示，试分析其工作原理。 无编码输出
Y3 H H H H L
Y 1 E A1 A0
Y 3 E A1 A0
2、 集成电路译码器 （1.） 二进制译码器
n 个输 入端
使能输 入端
x0 x1
二进制 译码器
y0 y1
2n个输 出端
y n-1
xn-1
EI
使能输入
设输入端的个数为n，输出端的个数为M 则有 M=2n
(1. )二进制译码器
1、)编码器 (Encoder)的概念与分类
编码器的逻辑功能： 能将每一个编码输入信号变换为不同的二进制的代码输出。 如BCD编码器：将10个编码输入信号分别编成10个4位码 输出。 如8线-3线编码器：将8个输入的信号分别编成 8个3位二进 制数码输出。
1、)编码器 (Encoder)的概念与分类 编码器的分类：普通编码器和优先编码器。 普通编码器：任何时候只允许输入一个有效编码信号，否则 输出就会发生混乱。 优先编码器：允许同时输入两个以上的有效编码信号。当同 时输入几个有效编码信号时，优先编码器能按预先设定的优
入
S6 1 1 1 1 0 1 1 1 1 1 1 S7 1 1 1 0 1 1 1 1 1 1 1 S8 1 1 0 1 1 1 1 1 1 1 1 S9 1 0 1 1 1 1 1 1 1 1 1 A 0 1 1 0 0 0 0 0 0 0 0
输
B 0 0 0 1 1 1 1 0 0 0 0 C 0 0 0 1 1 0 0 1 1 0 0
× × × L H L H L H L H
出
E2
H X × L L L L L L L L
A2
× × × L L L L H H H H
A1
× × × L L H H L L H H
× H × L L L L L L L L
Y0 H H H L H H H H H H H
Y1 Y2
H H H H L H H H H H H H H H H H L H H H H H
CD4532( EO Y 2 Y 1 Y0 0 I)
GS1 ≥ G1 10 L1 ≥ G0 10 L0
0
L3
0
若无有效电平输入
A15 A14A13 A12 A11A10 A9 A8 。 I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0 EI2 EI GS CD4532(II) EO
那块芯片的优先级高？ 若有效电平输入
≥ 1 ≥ 1
≥ 1 ≥ 1
&
1 1
G S E O
优先编码器CD4532功能表
输 EI L H H H H I7 × L H L L I6 × L × H L I5 × L × × H I4 × L × × × 入 I3 × L × × × I2 × L × × × I1 × L × × × I0 × L × × × Y2 L L H H H Y1 L L H H L 输 Y0 L L H L H 出 GS L L H H H EO L H L L L
逻辑符号说明
逻辑符号框外部的符号，表示 E E 1 外部输入或输出信号名称，字 母上面的“—”号说明该输入 或输出是低电平有效。符号框 内部的输入、输出变量表示其 A 0 A 内部的逻辑关系。在推导表达 0 1 式的过程中，如果低有效的输 A1 A1 1 入或输出变量(如)上面的“—” 号参与运算(如E变为E )，则 在画逻辑图或验证真值表时， 注意将其还原为低有效符号。
EO1
1
GS2
Y2 Y1 Y0
0
Y2 Y1 Y0
0
G0
1 1
L2
0 1
0 1
0 1
4.4.2
译码器/数据分配器
1 译码器的概念与分类 译码：译码是编码的逆过程，它能将二进制码翻译成代表某 一特定含义的信号.(即电路的某种状态) 译码器：具有译码功能的逻辑电路称为译码器。 译码器的分类： 将一系列代码转换成与之一一对应的有效 信号。 二进制译码器 常见的唯一地址译码器： 二—十进制译码器 显示译码器 将一种代码转换成另一种代码。 代码变换器 唯一地址译码器
4.4 若干典型的组合逻辑集成电路
4.4.1 编码器 4.4.2 译码器/数据分配器 4.4.3 数据选择器 4.4.4 数值比较器 4.4.5 算术运算电路
4.4 若干典型的组合逻辑集成电路
4.4.1 编码器
1、)编码器 (Encoder)的概念与分类 编码：赋予二进制代码特定含义的过程称为编码。 如：8421BCD码中，用1000表示数字8 如：ASCII码中，用1000001表示字母A等 编码器：具有编码功能的逻辑电路。
1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9
VCC EO GS I3 I2 I1 I0 Y0
CD4532电路图
I1 I2 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1
1
1
&
&
1
Y0
I3 I4 I5 I6 I7
1 1 1 1 1 1 1
&
&
1
Y1
& 1
&
1
Y2
I0 E I 1 1
功能表
(a) 74HC139集成译码器
1/2 74x139
E
E A0 A1
A0 A1
Y0 Y1 Y2 Y3
Y0
Y1
Y2 Y3
输 入 E A1 A0 H × × L L L L L H L H L L H H
Y0 H L H H H
输出 Y1 Y2 H H H H L H H L H H
Y3 H H H H L
A7 A6 A5 A4 A3 A2 A1 A0 I7 I6 I5 I4 I3 I2 I1 I0 EO2 EI1
EO1
1
GS2
Y2 Y1 Y0
11
GS1
EI GS
CD4532(I)
EO
Y2 Y1 Y0
0
≥1 G3 GS
≥1 G2 L3 L2
≥1 G1 L1
≥1 L0
G0
0 0
1
若有效电平输入
Y3 Y4
H H H H H H L H H H H H H H H H H H L H H H
Y5
H H H H H H H H L H H
Y6 H H H H H H H H H L H
Y7 H H H H H H H H H H L
Y 0 A2 A1 A0 Y 1 A2 A1 A0
Y 2 A2 A1 A0 Y 3 A2 A1 A0
Y 7 A2 A1 A0
出
Y 4 A2 A1 A0 Y 5 A2 A1 A0 Y 6 A2 A1 A0
& &
Y0 Y0
Y1
Y 2 Y 3
Y1 Y2 Y3
&
&
(b) 74HC138(74LS138)集成译码器
Y0 E3 Y1 E2 Y2 E1 74HC138 Y3 Y4 Y5 A0 Y6 A1 Y7 A2
逻辑图
A0 A1 A2 E1 E2 E3 Y7 GND
1 2 3 4 5 6 7 8
VCC 15 Y 0 14 Y 1 13 Y 2 12 Y 3 11 Y 4 10 Y 5 9 Y6
A A15A14 13 12A11 10A9A8 A A
。
A7 A6 A5A4A3A2 A1A0 EO2 EI1 I7 I6 I5 I4 I3 I2 I1 I0 EI GS EO1
I7 I6 I5 I4 I3 I2 I1 I0 EI2
EI CD4532(I EO 0 GS 0 Y2 Y1 Y0 I) GS2 ≥1 G3 GS ≥ G2 10 L2
Y1 = I2 I3 + I3
Y0 = I1 I2 I3 + I3
（3）画出逻辑电路（略）
低
高
2 集成电路编码器 优先编码器CD4532的示意框图、引脚图
I0 EO I1 GS I2 I3 I4 CD4532 I5 Y0 I6 Y1 I7 Y2 EI
I4 I5 I6 I7 EI Y2 Y1 GND
线优先编码器)（设计）
输入编码信号高电平有效，输出为二进制代码 输入编码信号优先级从高到低为 I3 ~ I0 输入为编码信号I3 I0 输出为Y1 Y0 （1）列出功能表 （2）写出逻辑表达式
输 入 输 出 I0 1 × × × I1 0 1 × × I2 0 0 1 × I3 0 0 0 1 Y1 0 0 1 1 Y0 0 1 0 1
使能标志
编码输入
5 6 7 8 9
代码输出
2. 键盘输入8421BCD码编码器功能表
输
S0 1 1 1 1 1 1 1 1 1 1 0 S1 1 1 1 1 1 1 1 1 1 0 1 S2 1 1 1 1 1 1 1 1 0 1 1 S3 1 1 1 1 1 1 1 0 1 1 1 S4 1 1 1 1 1 1 0 1 1 1 1 S5 1 1 1 1 1 0 1 1 1 1 1