中南大学EDA VerilogHDL试题 附答案
Verilog HDL试卷及答案教学提纲
V e r i l o g H D L试卷及答案河北大学课程考核试卷2008——2009学年第一学期 2006级电气类专业（类）考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别 A一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ）A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。
EDA试题答案
------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期 《 EDA 技术及应用 》课程期末考试试卷A一、填空（20分，每空1分）１、常用硬件描述语言有Verilog HDL 、System Verilog 、System C 和（VHDL ）。
２、VHDL 基本语句有（顺序语句）、 （并行语句）和属性和自定义语句。
３、VHDL 的数据对象有常量、变量和（信号）。
5、VHDL 同或逻辑操作符是 （XNOR ） 。
6、VHDL 源程序的文件名应与（实体名称）相同，否则无法通过编译。
7、EDA 设计输入法主要包括（原理图输入法）、（文本输入法） 和（波形输入法）。
8、原理图文件类型后缀名是.GDF ，VHDL 语言文本文件类型的后缀名是（.VHD）。
9、十六进制数16#E#E1对应的十进制数值是（224）。
10、EDA 的设计流程为设计输入、（综合和适配）、仿真、编程下载和硬件测试。
11、常用状态机通常包含说明部分、 （主控时序进程）、（主控组合进程）和辅助进程四个部分。
12、一个完整的VHDL 程序应包含三个基本部分库文件说明、程序包应用说明和（实体和结构体说明）。
13、VHDL 不等于关系运算符是 （ /= ） 。
14、STD_LOGIC_1164程序包是 （IEEE ） 库中最常用的程序包。
15、LPM 是英文（Library of Parameterized Modules ） 的缩写，其中文含义是（ 参数可设置模块库）。
二、选择题1、 在EDA 工具中，能完成在目标系统器件上布局布线软件称为（ C ）A.仿真器B.综合器C.适配器D.下载器2、 在执行MAX+PLUS Ⅱ的（ D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
VerilogHDL复习题与答案
8. 要求采用数据流方式设计一个半加器，写出完整的
VeriligHDL 设计模块。
3 位。
答： modulehalf_add(Sum,Cout,A,B);
inputA,B; outputSum,Cout; assignSum=A^B; assignCout=A&B; endmodule 五、
1、操作符有 操作数。
（ B）外部模块
（ C）所有模块
（ D）全局模块
5．具有多个输出端口的门是：
（ B）
（ C） （ A）
（ A） and
（ B）or
（ C）nor
（D） not
（ D）
七、
1、语句内部时延与语句前时延效果是否一样？ 答：不一样
2、当时延表达式为负数时，时延值是如何处理得到？
答：取绝对值
3、 VeriligHDL 有几种循环语句？分别采用关键字是什么？
答： modulefull_add(a,b,cin,s,co);
inputa,b,cin;
outputs,co; wireS1,T1,T2,T3;
xor
X1(S1,a,b),
X2(s,S1,cin); and
A1(T3,a,b),
A2(T2,b,cin), A3(T1,a,cin);
or O1(co,T1,T2,T3);
中的典型关断延迟是
7。
11、 VerilogHDL 语言可以从四个不同的抽象层次描述电路，这四层是
寄存器传送级
、
算法级
4，最大关断延时是
开关级 、
门级 、
12、结构化建模的主要语句是 六、
内置门原语
和
用户定义原语
。
EDA-VerilogHDL试题 xc
1.?已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110?2.?在case语句中至少要有一条default语句。
?3.?两个进程之间是并行语句。
而在Always中的语句则是顺序语句1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。
1可编程器件分为FPGA 和 CPLD 。
1随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL设计当中。
1目前国际上较大的PLD器件制造公司有Altera 和 Xilinx 公司。
1完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
1阻塞性赋值符号为=，非阻塞性赋值符号为<= 。
1大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是基于SRAM的FPGA器件，在每次上电后必须进行一次配置；1基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→综合→功能仿真→分配管脚→适配→编程下载→硬件测试。
1子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化②资源共享③逻辑优化④串行化1下列标识符中，_9moon_是不合法的标识符。
1. Verilog的基本设计单元是模块。
它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。
2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书1写次序无关。
而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。
3. Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？答：Reg型信号用于进程语句中，并且其语句是顺序语句；而wire型信号则用于模块中，并且其语句是并发语句；Reg型信号的初始值一般为左边值，即0。
VerilogHDL试卷及答案
一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….………………………………code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）//去除无效0A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、always begin #5 clk=0；#10 clk=~clk;end产生的波形（A ）//5占15的1/3A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名`define sum a+b+c 下面宏名引用正确的是（C ）//注意引用A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。
EDA-Verilog HDL期末复习题总结必过
选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
A. 输入端口，位宽为8B. 输出端口，位宽为8C. 输入端口，位宽为7D. 输出端口，位宽为78.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。
VerilogHDL复习题与答案
VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的？答：Verilog HDL是在1995年首次被IEEE标准化的。
2. Verilog HDL支持哪三种基本描述方式？答：Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的？答：Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么？答：线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
5. U D P代表什么？答：UDP代表用户定义原语6. 写出两个开关级基本门的名称。
答：pmos nmos7.写出两个基本逻辑门的名称。
答：and or8.在数据流描述方式中使用什么语句描述一个设计？答：设计的数据流行为使用连续赋值语句进行描述9. 采用结构描述方式描述1位全加器。
答：module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么？答： 1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
11.采用数据流方式描述2 - 4译码器。
答：'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。
中南大学EDA VerilogHDL试题(附答案)
一、填空题（10分,每小题1分）1.用EDA技术进行电子系统设计的目标是最终完成的设计与实现。
2.可编程器件分为和。
3.随着EDA技术的不断完善与成熟，的设计方法更多的被应用于Verilog HDL设计当中。
4.目前国际上较大的PLD器件制造公司有和公司。
5.完整的条件语句将产生电路，不完整的条件语句将产生电路。
6.阻塞性赋值符号为，非阻塞性赋值符号为。
二、选择题(10分，每小题2分)1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是。
A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。
2.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试。
正确的是。
①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A．③①B．①⑤C．④⑤D．④②3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A．①③⑤B．②③④C．②⑤⑥D．①④⑥4.下列标识符中，__________是不合法的标识符。
A．9moon B．State0 C．Not_Ack_0 D．signall5.下列语句中，不属于并行语句的是：_______A．过程语句B．assign语句C．元件例化语句D．case语句三、EDA名词解释（10分）写出下列缩写的中文含义：ASIC：RTL：FPGA：SOPC：CPLD：LPM：EDA：IEEE：IP：ISP：四、简答题（10分）1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。
答：非阻塞（non-blocking)赋值方式 ( b<= a)：b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。
eda技术实用教程-veriloghdl答案
eda技术实用教程-veriloghdl答案【篇一：eda技术与vhdl程序开发基础教程课后答案】eda的英文全称是electronic design automation2.eda系统设计自动化eda阶段三个发展阶段3. eda技术的应用可概括为4.目前比较流行的主流厂家的eda软件有、5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有7.逻辑综合后生成的网表文件为 edif8.布局布线主要完成9.10.常用的第三方eda工具软件有synplify/synplify pro、leonardo spectrum1.8.2选择1.eda技术发展历程的正确描述为（a）a cad-cae-edab eda-cad-caec eda-cae-cadd cae-cad-eda2.altera的第四代eda集成开发环境为（c）a modelsimb mux+plus iic quartus iid ise3.下列eda工具中，支持状态图输入方式的是（b）a quartus iib isec ispdesignexpertd syplify pro4.下列几种仿真中考虑了物理模型参数的仿真是（a）a 时序仿真b 功能仿真c 行为仿真d 逻辑仿真5.下列描述eda工程设计流程正确的是（c）a输入-综合-布线-下载-仿真b布线-仿真-下载-输入-综合c输入-综合-布线-仿真-下载d输入-仿真-综合-布线-下载6.下列编程语言中不属于硬件描述语言的是（d）a vhdlb verilogc abeld php1.8.3问答1.结合本章学习的知识，简述什么是eda技术？谈谈自己对eda技术的认识？答：eda（electronic design automation）工程是现代电子信息工程领域中一门发展迅速的新技术。
2.简要介绍eda技术的发展历程？答：现代eda技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。
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河北大学课程考核试卷2008 —— 2009 学年第一学期2006 级电气类专业（类）考核科目 EDA 技术课程类别必修考核类型考查考核方式闭卷类别 A一、选择题：1、下列标示符哪些是合法的（ B ）A、 $timeB、 _dateC、 8sumD、 mux#2、如果线网类型变量说明后未赋值，起缺省值是（ D ）A、 xB、 1C、 0D、 z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr 被赋予的值是（ A ）A、 4’b1101B、 4’b0011C、 4’bxx11D、 4’bzz114、 reg[7:0] mema[255:0] 正确的赋值是（ A ）A、 mema[5]=3 ’d0,B、 8’d0;C、 1’b1;D、 mema[5][3:0]=4 ’d15、在 code 模块中参数定义如下，请问top 模块中 d1 模块 delay1、 delay2 的值是 ( D )module code(x,y); module top;paramee delay1=1,delay2=1; .code #(1,5) d1(x1,y1);endmodule endmoduleA、（ 1,1）B、（5,5）C、（ 5,1）D、（ 1,5）6、“ a=4’b11001,b=4 ’bx110”选出正确的运算结果（ B ）A、 a&b=0B、a&&b=1C、b&a=xD、 b&&a=x7、时间尺度定义为timescale 10ns/100ps ，选择正确答案（ C ）A、时间精度 10nsB、时间单位 100psC、时间精度 100psD、时间精度不确定8、若 a=9,执行 $display( “current value=%0b,a=%0d ”,a,a)正确显示为（ B ）A、 current value=1001,a=09B、current vale=1001,a=9C、 1001,9D、 current vale=00 001001,a=99、 aways begin #5 clk=0； #10 clk=~clk;end 产生的波形（ A ）A、占空比 1/3B、 clk=1C、 clk=0D、周期为 1010、在 Verilog 中定义了宏名`define sum a+b+c 下面宏名引用正确的是（ C ）A、 out= ’sum+d;B、 out=sum+d;C、 out=`sum+d;D、都正确二、填空题：（共 15 分，每小题 3 分）1、某一纯组合电路输入为in1，in2 和 in3，输入出为 out ，则该电路描述中always 的事件表达式应写为always@(in1,in2,in3 ); 若某一时序电路由时钟clk 信号上升沿触发，同步高电平复位信号rst 清零，该电路描述中always 的事件表达是应该写为always @( posedge clk )。
eda技术实用教程-veriloghdl答案
eda技术实用教程-veriloghdl答案【篇一：eda技术与vhdl程序开发基础教程课后答案】eda的英文全称是electronic design automation2.eda系统设计自动化eda阶段三个发展阶段3. eda技术的应用可概括为4.目前比较流行的主流厂家的eda软件有、5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有7.逻辑综合后生成的网表文件为 edif8.布局布线主要完成9.10.常用的第三方eda工具软件有synplify/synplify pro、leonardo spectrum1.8.2选择1.eda技术发展历程的正确描述为（a）a cad-cae-edab eda-cad-caec eda-cae-cadd cae-cad-eda2.altera的第四代eda集成开发环境为（c）a modelsimb mux+plus iic quartus iid ise3.下列eda工具中，支持状态图输入方式的是（b）a quartus iib isec ispdesignexpertd syplify pro4.下列几种仿真中考虑了物理模型参数的仿真是（a）a 时序仿真b 功能仿真c 行为仿真d 逻辑仿真5.下列描述eda工程设计流程正确的是（c）a输入-综合-布线-下载-仿真b布线-仿真-下载-输入-综合c输入-综合-布线-仿真-下载d输入-仿真-综合-布线-下载6.下列编程语言中不属于硬件描述语言的是（d）a vhdlb verilogc abeld php1.8.3问答1.结合本章学习的知识，简述什么是eda技术？谈谈自己对eda技术的认识？答：eda（electronic design automation）工程是现代电子信息工程领域中一门发展迅速的新技术。
2.简要介绍eda技术的发展历程？答：现代eda技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。
verilog-hdl答案
第1章简介HDL是在哪一年首次被IEEE标准化的Verilog HDL是在1995年首次被IEEE标准化的。
HDL支持哪三种基本描述方式Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模￥3.可以使用Verilog HDL描述一个设计的时序吗Verilog HDL可以清晰的建立时序模型，故可以使用Verilog HDL描述一个设计的时序。
4.语言中的什么特性能够用于描述参数化设计在行为级描述中，Verilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述，而且能够使用门和模块实例化语句在结构级进行结构描述，这种特性可用于描述参数化设计。
【5.能够使用Verilog HDL编写测试验证程序吗能，可以编写testbench来对编写的程序进行验证。
HDL是由哪个公司最先开发的Verilog HDL是由Gateway Design Automation公司最先开发的HDL中的两类主要数据类型是什么）线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
代表什么UDP代表用户定义原语9.写出两个开关级基本门的名称。
pmos nmos)10.写出两个基本逻辑门的名称。
and or第2章HDL指南1. 在数据流描述方式中使用什么语句描述一个设计设计的数据流行为使用连续赋值语句进行描述<2. 使用` t i m e s c a l e 编译器指令的目的是什么举出一个实例。
使用编译指令将时间单位与物理时间相关联。
例如` timescale 1ns /100ps 此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在内)3. 在过程赋值语句中可以定义哪两种时延请举例详细说明。
verilog hdl 题目
Verilog HDL简介及应用1. 概述Verilog HDL作为一种硬件描述语言，在数字电路设计领域中得到了广泛的应用。
本文将从Verilog HDL的定义、特点、基本语法、应用领域等方面进行介绍，以便读者对Verilog HDL有一个清晰的认识。
2. Verilog HDL的定义Verilog HDL即Verilog Hardware Description Language，是一种硬件描述语言，用于对数字电路进行描述、模拟和验证。
它是一种硬件描述语言，类似于C语言，但是它更关注于硬件层面的描述和设计。
3. Verilog HDL的特点（1）泛型性：Verilog HDL支持泛型编程，能够描述各种类型的数字电路，包括组合逻辑和时序逻辑。
（2）并发性：Verilog HDL支持并发描述，在描述数字电路时可以使用并发结构描述各个逻辑单元的交互关系。
（3）模块化：Verilog HDL支持模块化设计，模块之间可以进行层次化的描述和连接，使得复杂的电路可以被分解成多个独立的模块进行设计和验证。
4. Verilog HDL的基本语法（1）模块声明：使用module关键字声明一个模块，包括输入、输出和内部信号的声明。
（2）数据类型：Verilog HDL支持多种数据类型，包括bit、reg、wire、integer等。
（3）运算符：Verilog HDL支持各种运算符，包括赋值运算符、逻辑运算符、位运算符、条件运算符等。
（4）控制结构：Verilog HDL支持if-else、for循环、while循环等控制结构。
（5）并发语句：Verilog HDL使用always关键字和符号来描述并发执行的逻辑。
5. Verilog HDL的应用领域Verilog HDL广泛应用于数字电路的设计、仿真和验证之中，包括但不限于：（1）集成电路(IC)设计：Verilog HDL可用于描述芯片内部的数字电路，进行功能验证和时序分析。
Verilog-HDL考核试卷一及答案
河北大学课程考核试卷2021——2021学年第一学期2006级电气类专业〔类〕考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别A一、选择题：1、以下标示符哪些是合法的〔B 〕A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是〔D〕A、xB、1C、0D、zA〕A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是〔A〕A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….………………………………code #(1,5) d1(x1,y1);endmodule endmoduleA、〔1,1〕B、〔5,5〕C、〔5,1〕D、〔1,5〕6、“a=4’ b11001,b=4’ bx110〞选出正确的运算结果〔B〕A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案〔C〕A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、假设a=9,执行$display(“current value=%0b,a=%0d〞,a,a)正确显示为〔B〕A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0；#10 clk=~clk;end产生的波形〔A〕A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名`define sum a+b+c 下面宏名引用正确的选项是〔C〕A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：〔共15分，每题3分〕1、某一纯组合电路输入为in1，in2和in3，输入出为out，那么该电路描述中always的事件表达式应写为always@(in1,in2,in3 );同步posedge clk )。
VerilogHDL复习题与答案
VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的？答：Verilog HDL是在1995年首次被IEEE标准化的。
2. Verilog HDL支持哪三种基本描述方式？答：Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的？答：Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么？答：线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
5. U D P代表什么？答：UDP代表用户定义原语6. 写出两个开关级基本门的名称。
答：pmos nmos7.写出两个基本逻辑门的名称。
答：and or8.在数据流描述方式中使用什么语句描述一个设计？答：设计的数据流行为使用连续赋值语句进行描述9. 采用结构描述方式描述1位全加器。
答：module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么？答： 1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
11.采用数据流方式描述2 - 4译码器。
答：'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。
Verilog_HDL试卷及答案
reg[7:0]一、选择题：1、下列标示符哪些是合法的（B）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assignaddr[3:0]=-3;addr被赋予的值是（A）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0]mema[255:0]正确的赋值是（A）A、mema[5]=3’d0,B、8’d0;C、1’b1;D、mema[5][3:0]=4’d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是(D)modulecode(x,y);moduletop;parameedelay1=1,delay2=1;…………….………………………………endmoduleendmoduleA、（1,1）B、（5,5）C、（5,1）D6、“a=4’b11001,b=4’bx110A、a&b=0B、a&&b=1C、b&a=xD、7、时间尺度定义为timescale10ns/100psA、时间精度10nsB、时间单位100psC、都正确in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3);若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always@(posedgeclk)。
//@(条件表达式)do_something；表示等待条件表达式满足，然后do_something，然后就往下走了。
通常用在testbench中，不可综合。
------------------------------------always@(aorborc)begindo_something;end表示不停地监测a、b、c，一旦它们任何一个发生变化，就立刻do_something，并且这个“监测”是始终存在的。
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一、填空题（10分,每小题1分）
1.用EDA技术进行电子系统设计的目标是最终完成的设计与实现。
2.可编程器件分为和。
3.随着EDA技术的不断完善与成熟，的设计方法更多的被应用于
Verilog HDL设计当中。
4.目前国际上较大的PLD器件制造公司有和公司。
5.完整的条件语句将产生电路，不完整的条件语句将产生电路。
6.阻塞性赋值符号为，非阻塞性赋值符号为。
二、选择题(10分，每小题2分)
1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述
中，正确的是。
A．FPGA全称为复杂可编程逻辑器件；
B．FPGA是基于乘积项结构的可编程逻辑器件；
C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。
2.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→综合
→_____→→适配→编程下载→硬件测试。
正确的是。
①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚
A．③①B．①⑤C．④⑤D．④②
3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行
速度（即速度优化）；指出下列哪些方法是面积优化。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A．①③⑤B．②③④C．②⑤⑥D．①④⑥
4.下列标识符中，__________是不合法的标识符。
A．9moon B．State0 C．Not_Ack_0 D．signall
5.下列语句中，不属于并行语句的是：_______
A．过程语句B．assign语句C．元件例化语句D．case语句
三、EDA名词解释（10分）
写出下列缩写的中文含义：
ASIC：RTL：
FPGA：SOPC：
CPLD：LPM：
EDA：IEEE：
IP：ISP：
四、简答题（10分）
1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。
答：非阻塞（non-blocking)赋值方式 ( b<= a)：
b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；
块内的多条赋值语句在块结束时同时赋值；
硬件有对应的电路。
阻塞（blocking)赋值方式 ( b = a)：
b的值立刻被赋成新值a；
完成该赋值语句后才能执行下一句的操作；
硬件没有对应的电路，因而综合结果未知。
2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM
的三段式描述风格中，三段分别描述什么？（本题6分）
答：Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot编码；分别为状态保存，状态切换，输出；
五、程序注解（20分,每空1分）
module AAA ( a ,b ); 定义模块名为AAA，端口为a，b output a ; 定义a为输出端口
input [6:0] b ; 定义b为输出端口，b为7位二进制数
reg[2:0] sum; sum为reg型变量，用于统计赞成的人数integer i; 定义整型变量i为循环控制变量
reg a ; 定义a为寄存器变量
always @ (b) 过程语句，敏感变量为b
begin 语句块
sum = 0; sum初值为0
for(i = 0;i<=6;i = i+1) for语句，统计b为1的个数
if(b[i]) 条件语句
sum = sum+1; 只要有人投赞成票，则sum加1
if(sum[2]) a = 1; 若超过4人赞成，则表决通过
else a = 0; 若不到4人，则不通过
end
endmodule
本程序的逻辑功能是：7人投票表决器。
四、VerilogHDL语言编程题（1、2小题10分，3小题20分）
要求：写清分析设计步骤和注释。
1. 1.试用Verilog HDL描述一个带进位输入、输出的8位全加器。
2.端口：A、B为加数，CIN为进位输入，S为和，COUT为进位输出
3.module add4v(a,b,ci,s,co);
4.input[3:0] a;
5.input[3:0] b;
6.input ci;
7.output[3:0] s;
8.output co;
9.
10.wire[3:0] carry;
11.
12.function fa_s(input a,input b,input ci);
13.fa_s = a ^ b ^ ci;
14.endfunction
15.
16.function fa_c(input a,input b,input ci);
17.fa_c = a & b | a & ci | b & ci;
18.endfunction
19.
20.assign s[0] = fa_s(a[0],b[0],ci);
21.assign carry[0] = fa_c(a[0],b[0],ci);
22.
23.assign s[1] = fa_s(a[1],b[1],carry[0]);
24.assign carry[1] = fa_c(a[1],b[1],carry[0]);
25.
26.assign s[2] = fa_s(a[2],b[2],carry[1]);
27.assign carry[2] = fa_c(a[2],b[2],carry[1]);
28.
29.assign s[3] = fa_s(a[3],b[3],carry[2]);
30.assign co = fa_c(a[3],b[3],carry[2]);
31.endmodule
32. 2.编写一个带异步清零、异步置位的D触发器。
33.
34.
35. 3.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。
36.mdule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);
37.input CLK ;
38.input EN ;
39.input RST ;
40.input LOAD ;
41.input [3:0] DATA ;
42.output [3:0] DOUT ;
43.output COUT ;
44.reg [3:0] Q1 ;
45.reg COUT ;
46.assign DOUT = Q1;
47.always @(posedge CLK or negedge RST) begin
48.if (!RST) Q1 <= 0;
49.else if (EN)
50.begin
51.if (!LOAD) Q1 <= DATA;
52.else if (Q1<9) Q1 <= Q1+1;
53.else Q1 <= 4'b0000;
54.end
55.end
56.always @(Q1)
57.if (Q1==4'h9) COUT = 1'b1;
58.else COUT = 1'b0;
59.endmodule
一、填空题（每空2分，共20分）
1、 ASIC
2、 FPGA 和 CPLD 。
3、自顶向下
4、 Altera 和 Xilinx
5、组合时序
6、 = <=
二、选择题(10分，每小题2分)
1、C
2、B
3、B
4、A
5、D
三、EDA名词解释（10分）
ASIC 专用集成电路RTL 寄存器传输级
FPGA 现场可编程门阵列SOPC 可编程片上系统
CPLD 复杂可编程逻辑器件LPM 参数可定制宏模块库EDA 电子设计自动化IEEE 电子电气工程师协会IP 知识产权核ISP 在系统可编程。