第二章ARM_Cortex-M3内核结构

第二章ARM Cortex-M3内核结构教学目标通过本章的学习，要理解ARM Cortex-M3内核结构，结合MCS-51单片机，分析其优缺点；掌握ARM Cortex-M3内核寄存器组织、处理器运行模式、存储器映象、异常及其操作；了解存储器保护单元及应用；了解ARM Cortex-M3调试组件的工作原理及应用。

本章是ARM Cortex-M3微控制器体系结构分析，内容涉及内核结构、CPU寄存器组织、存储器映射、异常形为及操作，在学习过程中与8位单片机（MCS-51单片机、PIC系列单片机等）结合分析，以期达到良好学习效果。

ARM Cortex-M3处理器简介2.1.1 概述ARM公司成立于上个世纪九十年代初，致力于处理器内核研究，ARM 即 Advanced RISC Machines 的缩写，ARM公司本身不生产芯片，只设计内核，靠转让设计许可，由合作伙伴公司来生产各具特色的芯片。

这种运行模式运营的成果受到全球半导公司以及用户的青睐。

目前ARM体系结构的处理器内核有：ARM7TDMI、ARM9TDMI、ARM10TDMI、ARM11以及Cortex等。

2005年ARM推出的ARM Cortex系列内核，分别为：A系列、R系列和M系列，其中A系列是针对可以运行复杂操作系统（Linux、Windows CE、Symbian 等）的处理器；R系列是主要针对处理实时性要求较高的处理器（汽车电子、网络、影像系统）；M系列又叫微控制器，对开发费用敏感，对性能要求较高的场合。

Cortex-M系列目前的产品有M0、M1、M3，其中M1用在FPGA中。

Cortex-M系列对微控制器和低成本应用提供优化，具有低成本、低功耗和高性能的特点，能够满足微控制器设计师进行创新设计的需求。

其中，ARM Cortex-M3处理器的性能是ARM7的两倍，而功耗却只有ARM7的1/3，适用于众多高性能、极其低成本需求的嵌入式应用，如微控制器、汽车系统、大型家用电器、网络装置等，ARM Cortex-M3提供了32位微控制器市场前所未有的优势。

Cortex-M3内核，内部的数据路径为32位，寄存器为32位，存储器接口也是32位。

Cortex-M3采用了哈佛结构，拥有独立的指令总线和数据总线，可以让取指与数据访问分开进行。

Cortex-M3还提供一个可选的MPU，对存储器进行保护，而且在需要的情况下也可以使用外部的cache。

另外在Cortex-M3中，存储器支持小端模式和大端存储格式。

Cortex-M3内部还附赠了很多调试组件，用于在硬件水平上支持调试操作，如指令断点，数据观察点等。

另外，为支持更高级的调试，还有其它可选组件，包括指令跟踪和多种类型的调试接口。

2.1.2 内核结构组成及功能描述Cortex-M3微控制器内核包括处理核心和许多的组件，目的是用于系统管理和调试支持。

如图为Cortex-M3内核方框图。

图 Cortex-M3内核方框图1.处理器内核Cortex-M3处理器内核采用ARMv7-M 架构，其主要特性如下：Thumb-2指令集架构（ISA ）的子集，包含所有基本的16位和32位Thumb-2指令； 哈佛处理器架构，在加载/存储数据的同时能够执行指令取指； 带分支预测的三级流水线； 32位单周期乘法； 硬件除法；Thumb 状态和调试状态； 处理模式和线程模式； ISR 的低延迟进入和退出；NV ICCM3核MPFPAHB-APDWITAP B ETM TRO M 表SW-DP JTA专用外设I-codeD-code 总线系统中睡调NMSLEESLEEPDE指数触专用外设总线（内Cortex-中断号[239:0]总线矩阵总线矩阵Fla sh 存储器SRA M 可选配系统总线（AHB ）静态RAM外部RAM 控制器 外部RAM外部设备AHB to APB 总外设总线U ARTPWM Ti merSysTiI /O可中断-可继续（interruptible-continued）的LDM/STM、PUSH/POP；支持ARMv6类型BE8/LE；支持ARMv6非对齐访问。

（嵌套向量中断控制器）NVIC与处理器内核是紧密耦合的，这样可实现快速、低延迟的异常处理。

在Cortex-M微控制器此功能非常强大。

3.总线矩阵总线矩阵用来将处理器和调试接口与外部总线相连。

处理器包含4 个总线接口：ICode 存储器接口：从Code 存储器空间（0x0000000–0x1FFFFFFF）的取指都在这条32 位AHBLite 总线上执行。

DCode 存储器接口：对Code 存储器空间（0x0000000–0x1FFFFFFF）进行数据和调试访问都在这条32 位AHBLite 总线上执行。

系统接口：对系统空间（0x–0xDFFFFFFF）进行取指、数据和调试访问都在这条32 位AHBLite 总线上执行。

外部专用外设总线（PPB）：对外部PPB 空间（0xE0040000–0xE00FFFFF）进行数据和调试访问都在这条32 位APB 总线（AMBA ）上执行。

跟踪端口接口单元（TPIU）和厂商特定的外围器件都在这条总线上。

注：处理器包含一条内部专用外设总线，用来访问嵌套向量中断控制器（NVIC）、数据观察点和触发（DWT）、Flash 修补和断点（FPB），以及存储器保护单元（MPU）。

FPB单元实现硬件断点以及从代码空间到系统空间的修补访问，FPB有8个比较器。

数据观察点和跟踪，调试功能部件。

ITM是一个应用导向（application driven）的跟踪源，支持对应用事件的跟踪和printf类型的调试。

存储器保护单元（MPU）是用来保护存储器的一个元件。

处理器支持标准的ARMv7“受保护的存储器系统结构”（PMSA）模型。

如果希望向处理器提供存储器保护，则可以使用可选的MPU；MPU对访问允许和存储器属性进行检验。

它包含8个区和一个可选的执行默认存储器映射访问属性的背景区。

ETM支持指令跟踪的低成本跟踪宏单元。

TPIU用作来自ITM和ETM（如果存在）的Cortex-M3内核跟踪数据与片外跟踪端口分析仪之间的桥接。

JTAG-DPCortex-M3处理器可配置为具有SW-DP或JTAG-DP调试端口的接口，或两者都有。

这两个调试端口提供对系统中包括处理器寄存器在内的所有寄存器和存储器的调试访问。

内核寄存器组织如图所示，Cortex_M3内核寄存器分为16个通用寄存器R0～R15和7个特殊功能寄存器。

图 寄存器组织图2.2.1 通用寄存器R0-R15R0～R12寄存器：是真正意义上的通用。

在处理器运行过程中，作数据的寄存。

R13为堆栈指针寄存器：堆栈指针是用于访问堆栈，也即系统的RAM 区。

Cortex_M3中采用了两个堆栈指针：主堆栈指针（MSP ）和进程堆栈指针（PSP ），R13在任何时刻只能是其中一个，默认情况为MSP ，可以通过控制寄存器（CONTORL ）来改变。

Cortex_M3中堆栈方向是向低地址方向增长，为满堆栈机制。

堆栈操作是通过PUSH 和POP 来完成操作的。

例如MSP 当前指针指向：0x2000_000C ；R0=0x00000000。

执行：PUSH R0此时MSP 指向：0x2000_0008 执行示意如图所示。

寄存器寄存器通用寄存器特殊功能寄存器堆栈操作示意图R14程序连接寄存器（LR ）：在执行分支（B ）和链接（BL ）指令或带有交换分支（BX ）和链接指令（BLX ）时，PC 的返回地址自动保存进LR 。

比如在子程序调用时用保存子程序的返回地址。

LR 也用于异常返回，但是在这里保存的是返回后的状态，不是返回的地址，异常返回是通过硬件自动出栈弹出之前压入的PC 完成的。

R15程序计数器（PC ）：是程序运行的基础，具有自加的功能。

该寄存器的位0始终为0，因此，指令始终与字或半字边界对齐。

2.2.2 特殊功能寄存器特殊功能寄存器分为程序状态寄存器、中断屏蔽寄存器和控制寄存器三类。

xPSR 程序状态寄存器：系统级的处理器状态可分为3类，应用状态寄存器（APSR ）、中断状态寄存器（IPSR ）、执行状态寄存器（EPSR ），可组合起来构成一个32位的寄存器，统称xPSR 。

表 xPSR 寄存器xPSR 寄存器的各位的功能如表：表 xPSR 寄存器各位功能向下生长中断屏蔽寄存器：分为三组，分别是PRIMASK、FAULTMASK、BASEPRI。

PRIMASK为片上外设总中断开关，该寄存器只有位0有效，当该位为0是响应所有外设中断；当该位为1时屏蔽所有片上外设中断。

FAULTMASK寄存器管理系统错误的总开关，该寄存器中有位0有效，当该位为0时，响应所有的异常；为1屏蔽所有的异常。

BASEPRI寄存器用来屏蔽优先级等于和小于某一个中断数值的寄存器。

控制寄存器：CONTROL有两个作用，其一用于定义处理器特权级别，其二用于选择堆栈指针，如表所示。

表 CONTROL寄存器CONTROL[0]：异常情况下，处理器总是处于特权模式，CONTROL[0]位总是为0；在线程模式情况下（非异常情况），处理器可以工作在特权级也可工作在用户级，该位可为0或1。

特权级下所有的资源都可以访问，而用户级下被限制的资源不能访问，比如MPU被限制的资源。

CONTROL[1]：为0时，只使用MSP，此时用户程序和异常共享同一个堆栈，处理器复位后默认的也是该模式。

为1时，用户应用程序使用进程堆栈PSP，而中断任然得使用主堆栈MSP。

这种双堆栈机制，特别适合在带有OS（操作系统）的环境下使用，只要OS内核在特权级下执行，而用户应用程序在用户模式下执行，就可很好的将代码隔离互不影响。

处理器操作模式ARM Cortex-M3支持2个模式和两个特权等级。

如图所示，在嵌入式系统应用程序中，程序代码涉及异常服务程序代码和非异常服务程序代码，这些代码可以工作在处理器特权级也可以工作在用户级级，但有区别。

当处理器处在线程模式下时，既可以使用特权级，也可以使用用户级；另一方面，handler图 操作模式和特权等级在线程模式＋用户级下，对系统控制空间（SCS ，0xE000E000～0xE000EFFF ，包括NVIC 、SysTick 、MPU 以及代码调试控制所用的寄存器）的访问将被禁止。

除此之外，还禁止使用MRS/MSR 访问，除了APSR 之外的特殊功能寄存器。

如果操作，则对于访问特殊功能寄存器的，访问操作被忽略；而对于访问SCS 空间的，将产生错误。

在特权级下不管是任何原因产生了任何异常，处理器都将以特权级来运行其服务例程，异常返回后，系统将回到产生异常时所处的级别，同时特权级也可通过置位CONTROL[0]来进入用户级。