HDLC协议处理器的FPGA实现

HDLC 协议处理器的FPGA 实现潘佳峰,张有根,李纯喜(北京交通大学通信实验室　北京　100044)摘　要:讲述了一种HDL C 协议的硬件设计实现,并在FPGA 上成功地实现了综合。

全部设计方案采用V HDL 语言描述。

实验结果证明这种设计有效可行,可以满足一些系统的要求。

对HDL C 功能设计采用的是“Top to Dow n ”(“从顶到底”)的方法,根据要求的功能先设计出顶层的原理框图,由若干个功能模块组成。

再把各个模块细化为子模块,各层的功能用硬件描述语言来实现。

设计采用分块处理的方法使各个模块的设计简单灵活、易于修改,适合中小批量通信产品的设计。

关键词:V HDL ;HDL C ;FPGA ;“从顶到底”中图分类号:TN 91913 文献标识码:B 文章编号:1004373X (2005)1110602Hardware I m plem en ta tion of HDLC Processor w ith FPGAPAN J iafeng ,ZHAN G Yougen ,L I Chunxi(Comm unicati on L ab 1,Beijing J iao tong U niversity ,Beijing ,100044,Ch ina )Abs tra c t :In th is paper ,a reasonable logic structure fo r HDL C P rocesso r is described and the design has been i m p lem ented inFPGA 1T he w ho le schem e is described in the V H S I C H ardw are D escri p ti on L anguage (V HDL )1T he results show the design is attractive fo r use in som e app licati ons 1HDL C P rocesso r is designed and adop ted by "Top to Dow n "m ethod 1T he top p rinci p le block diagram is designed by the required functi on ,w h ich is m ade up of several functi on modules 1Every layer of functi ons is realized w ith the hardw are descri p ti on language ,w h ich m ade design si m p le and flexible ,easy to revise ,suitable fo r design of the comm unicati on p roducts on sho rt run 1Ke yw o rds :V HDL ;HDL C ;FPGA ;"Top to Dow n "收稿日期:20050210 随着微电子技术的发展,现场可编程门阵列(FPGA )器件得到了飞速发展,由于该器件具有工作速度快、集成度高和现场可编程等特点,因而在数字信号处理中得到了广泛的应用。

本文基于HDL C 的基本原理,利用A ltera 公司的FPGA 芯片A CEX 1K 系列器件(EP 1K 50Q C 2083)完成了一个HDL C 系统的设计,开发工具为A ltera 公司的Q uartus 开发软件。

高级数据链路控制HDL C 是一个面向位的协议,他支持半双工和全双工通信。

HDL C (H ighlevel D ata L ink Contro l P rocedures ,高级数据链路控制规程)广泛应用于数据通信领域,是其他许多数据链路控制协议的基础。

他具有很强的差错检错、高效和同步传输的特点。

目前许多网络路由设备和交换机均利用HDL C 作为其链路层协议。

1　方案选择实现HDL C 有3种方法:A S I C 器件、软件编程、FPGA 器件。

实现HDL C 的一般方法通常采用A S I C 器件和软件编程等。

特定的A S I C 器件使用简易,功能针对性强,性能可靠,适合应用于特定用途的大批量产品中。

HDL C 的软件编程方法功能灵活,通过修改程序就可以适用于不同的HDL C 应用。

但程序运行占用处理器资源多,执行速度慢,对信号的时延和同步性不易预测。

对于多路信号的HDL C 应用,处理器的资源占用率与处理路数成正比,所以软件HDL C 一般只能用于个别路数的低速信号处理。

FPGA (F ield P rogramm able Gate A rray ,现场可编程门阵列)采用硬件技术处理信号,又可以通过软件反复编程使用,能够兼顾速度和灵活性,并能并行处理多路信号,实时性能能够预测和仿真。

V HDL 语言设计灵活,可以用模拟器来验证程序的功能和时序的正确;不要求设计者非常熟悉器件的内部结构,使得设计者可以集中精力从事设计构思,可以在各EDA 平台上运行。

在中小批量通信产品的设计生产中,用FPGA 实现HDL C 功能是一种值得采用的方法。

本文采用A ltera 公司的FPGA 芯片,在Q uartus II 310软件平台上实现了HDL C 电路的V HDL 设计。

2　HDLC 的帧结构HDL C 是面向比特的链路控制规程,其链路监控功能通过一定的比特组合所表示的命令和响应来实现,这些监控比特和信息比特一起以帧的形式传送。

以下是ISO IEC 3309标准规定的HDL C 的基本帧结构。

起始标志地址数据控制数据信息数据帧校验序列结束标志011111108b 8b 8b 16或32b 01111110电子技术潘佳峰等:HDL C 协议处理器的FPGA 实现其他的HDL C 标准也有类似的帧结构。

每帧的起始和结束以“7E ”(01111110)作标志,两个“7E ”之间为数据段(含地址数据、控制数据、信息数据)和帧校验序列。

帧校验采用CRC 算法,对除了插入的“0”以外的所有数据进行校验。

为了避免将数据中的“7E ”误为标志,在发送端和接收端要相应地对数据流和帧校验序列进行“插0”及“删0”操作。

标志段　数据链路层的数据传输是以帧为单位的,为了解决帧同步的问题,即从收到的比特流中正确无误的判断出一个帧的边界,每一帧都以(01111110)为开头和结尾。

地址段　用于标识接收站的地址。

控制段　是最为复杂的字段,根据他的定义可将帧分为信息帧、监督帧和无编号帧。

信息段　所要传输的数据。

帧校验序列　用于对传输数据的检错与纠错,采用循环冗余校验码(CRC )。

设计中采用CRC 32编码。

3　用FPGA 实现HDLC 功能的原理框图对FPGA 器件进行功能设计采用的是“Top toDow n ”(“从顶到底”)的方法,亦即根据要求的功能先设计出顶层的原理框图,该图由若干个功能模块组成。

再把各个模块细化为子模块,对较复杂的设计则把各子模块分成一层层的下级子模块,各层的功能可以用硬件描述语言或电路图来实现。

该HDL C 设计使用V HDL 语言编写程序代码,经过综合、仿真和优化等过程,最终将产生的门级网表用开发工具自动写入到芯片中。

311　异步F IFOF IFO (F irst In F irst O ut ,先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和容纳异步信号的频率或相位的差异。

F IFO 的实现通常是利用双口RAM 和读写地址产生模块来实现的,F IFO 的接口信号包括异步的写时钟(w r _clk )和读时钟(rd _clk ),与写时钟同步的写有效信号(w ren )和写数据(w r _data ),与读时钟同步的读有效信号(rden )和读数据(rd _data ),为了实现正确的读写和避免F IFO 的上溢或下溢,通常还应该给出分别与读时钟和写时钟同步的F IFO 的空标志(emp ty )和满标志(full )以禁止读写操作。

图1　异步F IFO 312　发送模块从图2中可以看出,该电路由接口模块txchannel ,时钟同步模块txsynch ,CRC 校验模块txfcs 和发送存储模块txbuff 四部分组成。

当需要多路HDL C 收发器时,可将若干个发送模块和接收模块组合使用。

以下分别对这几个模块做简要说明。

图2　HDL C 发送模块发送方向HDL C 处理器对要发送的数据进行CRC 计算、帧头插入、零比特的填充、丢弃序列的插入、帧尾的插入以及连续两帧间多个FLA G 的插入。

误码率是通信系统十分重要的问题,因此在传输的数据中要插入一定的校验信息。

根据HDL C 的要求,数据发送时对当前帧的所有数据进行CRC 多项式计算,把结果插入到数据中随数据一起发送。

为了保证数据链路的透明传输(可以传输任意组合的比特流),HDL C 处理器在发送端对传输数据进行‘0’比特填充。

因为传送的数据组合有可能与FLA G(01111110)相同,为了防止接收端误判断为帧头或帧尾,在一帧的帧头与帧尾之间每当连续传输了5个‘1’比特之后,插入一个‘0’比特。

当发送端不能及时、完整地传输一帧HDL C 数据时,将由发送HDL C 处理器控制丢弃序列。

设计中丢弃序列由1个‘0’比特加7个连续的‘1’比特构成(0x 7F )。

仿真结果如图3所示。

图3　发送模块仿真结果313　接收模块与发送模块类似,接收方向HDL C 处理器对每个通道的数据进行帧头搜索、CRC 校验、零比特的填充、丢弃序列的检测、帧长的监测以及帧尾的搜索。

接收端在搜索到帧头后,每收到5个连‘1’比特,就将其后跟随的一个‘0’比特扣除(零比特的去填充)。

一旦检测到某一帧当前传输的信息位数达到最大帧长或检测到丢弃序列,则对当前帧的处理结束,并重新对新的一帧进行帧头搜索,而当前帧中的剩余数据将不被处理。

帧头处理完毕后,接收端对帧中的所有数据进行CRC 多项(下转第110页)　《现代电子技术》2005年第11期总第202期 电子技术应用块、V PN 路由表管理模块、V PN 标记转发表管理模块和V PN 路由策略模块。

各个组件之间的信息交互过程如图5所示。

当V PN 希望建立CRL SP 时向标记分发协议提出建立申请,在建立申请中要对其要求的资源情况进行说明;标记分发协议收到申请后从消息中提取受限路由特性描述,然后向流量工程获取满足要求的受限路由;如果存在满足要求的受限路由,标记分发协议则根据返回的显示路由向下一跳L SR 发送标记请求消息。