Part 4 硬件接口设计
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CLKMD1 CLKMD2 CLKMD3 CLKMD复位值 复位后的时钟模式
0
0 0
0
0 1
0
1 0
E007h
3007h 4007h
15*CLKIN
10CLKIN 5CLKIN
0
1 1
1
0 0
1
0 1
1007h
F007h 0000h
2CLKIN
1CLMIN 1/2CLKIN
1
1
1
1
0
1
F000h
-
1/4CLKIN
Part 4 TMS320C54x硬件设计及接口技术
TRST
EMU0 EMU1 PD(VCC)
2
13 14 5
测试复位
仿真引脚0 仿真引脚1 存在检测。该引脚的高信号电平表示了 目标板已经通过JTAG接口连接到JTAG 线缆上，在目标系统中，该引脚应该连 接到系统电源VCC上。 接地
输出（O） 输入（I）
Part 4 TMS320C54x硬件设计及接口技术
4.1 基于C54x的DSP最小系统设计 • DSP最小系统就是指没有输入扩展、输出扩展、除了片 内通信通道也没有通信扩展的基本独立的、功能极其有 限的DSP系统。 最小系统是DSP系统硬件设计的基础 DSP最小系统的设计与DSP芯片结合的最紧密 最小系统正常工作是整个DSP硬件系统正常工作的基础
Part 4 TMS320C54x硬件设计及接口技术
目录 4.1 基于C54x的DSP最小系统设计 4.2 C54x外部总线结构 4.3 存储器扩展 4.4 A/D、D/A与DSP的接口技术 4.5 Bootloader功能的实现 4.6 C54x系统设计实例 4.7 DSP系统的调试与抗干扰措施
• 其各引脚信号的含义如表所示：
表JTAG连接器信号含义
信号名称 TMS TDI TDO TCK TCK_RET 引脚序号 1 3 7 11 3 含义 测试模式选择 测试数据输入 测试数据输出 TCK从仿真器输出的一个 10.368MHz的时钟信号。 测试时钟返回，进入仿真器的测 试时钟，是TCK的缓冲版本。 仿真器状态 输出（O） 输出（O） 输入（I） 输出（O） 输入（I） 设备状态 输入（I） 输入（I） 输出（O） 输入（I） 输出（O）
• • •
Part 4 TMS320C54x硬件设计及接口技术
4.1.1 DSP电源电路设计
1.单3.3V电源输出的电源管理芯片 • TPS75733的典型应用电路如图所示：
• TPS75733有两种封装形式（5针的TO–220封装 和TO– 263表面贴封装），如图所示
Part 4 TMS320C54x硬件设计及接口技术
C54x的硬件系统调试要通过仿真器进行，仿真器与调试计算机之间用并行口 线缆或者USB线缆进行连接，仿真器和DSP硬件板之间要通过JTAG连接线 进x硬件设计及接口技术
• JTAG连接口是一个14针的连接器，如图所示：
15.24cm
• 其信号排列如图所示：
Part 4 TMS320C54x硬件设计及接口技术
输入（I） 输入（I） 输入/输 出（I/O） 输入/输 出（I/O）
输入（I） 输出（O）
GND
4,8,1 0,12
Part 4 TMS320C54x硬件设计及接口技术
TI公司DSP的仿真器JTAG的DSP接口电路如图所示：
Part 4 TMS320C54x硬件设计及接口技术
• 4.2 C54x外部总线结构
保留
Part 4 TMS320C54x硬件设计及接口技术 4. PLL的配置切换
实现倍频切换的步骤如下： • 步骤1：复位PLLNDIV，选择DIV方式
• 步骤2：检测PLL的状态，直到PLLSTATUS位为０
• 步骤3：根据所要切换的倍频，确定乘系数 • 步骤4：由所需要的牵引时间设置PLLCOUNT的当前值
Part 4 TMS320C54x硬件设计及接口技术
4.1.2 DSP复位电路设计
C54x的初始工作状态：
• ST0的值为：
字段 复位值 ARP 0 TC 1 C 1 OVA 0 OVB 0 DP 0
• ST1的值为:
字段 复位值 BRAF 0 CPL 0 XF 1 HM INTM 0 1 OVM 0 SXM 1 C16 0 FRCT CMPT 0 0 ASM 0
• 从图可以看出从任意一倍频模式切换到分频模式，不需要中间过渡。但是， 从1/2分频模式和1/4分频模式之间也不可以直接切换，需要中间过渡到任意 整数倍频，然后再从该倍频模式切换到1/4分频。
Part 4 TMS320C54x硬件设计及接口技术
4.1.4 JTAG接口电路设计
• JTAG(Joint Test Action Group --联合测试行动小组)是一种国际标准测试 协议，主要用于芯片内部的测试。JTAG基本原理是在器件内部定义一个 TAP（Test Access Port--测试访问口），通过专用的JTAG测试工具进行内 部节点的测试。
Part 4 TMS320C54x硬件设计及接口技术
2)专用集成电路提供的复位 • 最常用的“看门狗”芯片是Maxim公司的MAX705/6芯片。 MAX706的封装形式（8Pin DIP/SO封装）如图3.11所示： SO(small out-line) 小尺寸
Part 4 TMS320C54x硬件设计及接口技术 • 用MAX706构建的C54x的复位电路如图所示：
parttms320c54x硬件设计及接口技术442tlv320aic23b的控制表326tlv320aic23b的内部控制寄存器共11个寄存器地址寄存器名称寄存器功能0000000立体声左声道输入音量控制寄存器控制立体声左声道输入的音量0000001立体声右声道输入音量控制寄存器控制立体声右声道输入的音量0000010耳机左声道输出音量控制寄存器控制耳机左声道输出音量0000011耳机右声道输出音量控制寄存器控制耳机右声道输出音量parttms320c54x硬件设计及接口技术0000100模拟音频通路控制寄存器模拟接口方式选择控制
什么叫封装?
封装，就是指把硅片上的电路管脚,用导线接引到外部接头处,以便与其它器 件连接.封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、 固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的 接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线 与其他器件相连接，从而实现内部芯片与外部电路的连接。因为芯片必须与 外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另 一方面，封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影 响到芯片自身性能的发挥和与之连接的PCB(印制电路板)的设计和制造，因 此它是至关重要的。 衡量一个芯片封装技术先进与否的重要指标是芯片面积 与封装面积之比，这个比值越接近1越好。 封装主要分为DIP双列直插和SMD贴片封装两种。 从结构方面，封装经历了最早期的晶体管TO（如TO-83、TO32）封装发 展到了双列直插封装，随后由PHILIP公司开发出了SOP小外型封装，以后逐 渐派生出SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）、VSOP （甚小外形封装）、SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）及 SOT（小外形晶体管）、SOIC（小外形集成电路）等。 从材料介质方面，包括金属、陶瓷、塑料、塑料，目前很多高强度工作 条件需求的电路如军工和宇航级别仍有大量的金属封装。 封装大致经过了如下发展进程： 结构方面：TO－>DIP－>PLCC－>QFP－>BGA －>CSP； 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装
数据位 字段名 15~12 PLLMUL 11 PLLDIV 10~3 PLLCOUNT 2 PLLON/OFF 1 PLLNDIV 0 PLLSTATUS
读写方式
R/W
R/W
R/W
R/W
R/W
R
Part 4 TMS320C54x硬件设计及接口技术 • PLLON/OFF：PLL通断，它和PLLNDIV共同决 定是否使用PLL，其状态决定如下表所示。
建议采用精度较 高的石英晶体， 尽可能不要采用 精度低的陶瓷晶 体
（a）外接无源晶振的时钟电路
（b）外接有源晶振的时钟电路
Part 4 TMS320C54x硬件设计及接口技术
2.锁相环PLL PLL倍频系统的选择通过软件控制时钟方式寄存器 CLKMD来实现。CLKMD是地址为0058H的存储器 映像寄存器(MMR)，其位结构如表所示：
Part 4 TMS320C54x硬件设计及接口技术
• DSP硬件设计是DSP应用系统设计的基础。 • 一个DSP最小系统是由内部硬件资源如 CPU、片内外设、存储器（ROM、RAM或 FLASH）和外围辅助电路组成。 • 一般的实际应用系统是由最小系统和输入 输出接口、通信接口、人机交互接口、外 部程序存储器或数据存储器等外围扩展电 路组成。
100kΩ
t=167ms 4.7uf 施密特触发器保证复 位脉冲低电平持续期 的稳定。
Part 4 TMS320C54x硬件设计及接口技术
RC手动复位电路可以在系统运行异常的任何时候， 用手动方式按键产生复位信号，其电路结构如图 所示：
100kΩ
50Ω
4.7uf 复位电压0.238v<0.4v低电压门限
• 4.2.1 C54x的外部总线接口(表3.6 外部总线接口组成)
信号名称 A0–A15 D0–D15 PS DS C541- C546 15-0 15-0 √ √ C5403, C5410 13-0 15-0 √ √ C5402 22-0 15-0 √ √ C5420 17-0 15-0 √ √ 信号说明 地址总线 数据总线 程序空间选择 数据空间选择
• 步骤5：设定CLKMD寄存器
• 步骤6：检测PLL的状态，直到PLLSTATUS位为１
Part 4 TMS320C54x硬件设计及接口技术
例4-1 从某一倍频方式切换到PLL×1方式的程序如下： STM #00H，CLKMD；切换到DIV方式
Status：LDM CLKMD，A
AND #01H，A ；测试PLLSTATUS位，若A≠0，表明还没有切换到DIV方 ；切换到PLL×1方式 BC Status，ANEQ ；式，则继续等待，若A=0，则已切换到DIV方式顺序执行 STM #03EFH，CLKMD 整数倍频之间的切换过程如图所示。
0 1 1 1
×
× 0 0 1
0~14
15 0~14 15 0或偶数
0.5
0.25 PLLMUL+1 1 （PLLMUL+1） /2
1
1
奇数
PLLMUL/4
Part 4 TMS320C54x硬件设计及接口技术
3. PLL的硬件配置
：
时钟模式引脚(CLKMD1、CLKMD2和CLKMD3) 与时钟 的倍频因子的关系如下表所示
Part 4 TMS320C54x硬件设计及接口技术
4.1.3 DSP时钟电路设计
1.基础时钟的产生
需要用DSP片 内的振荡器， 信号质量较差
时钟信号走线长度尽可能短，线宽尽可 能大，与其它印制线间距尽可能大，紧 靠器件布局布线，必要时可以走内层，
以及用地线包围；
有源晶振 不需要 DSP的内 部振荡器， 信号质量 稳定 10MHZ 22pf 22pf
PLLON/OFF PLLNDIV PLL 状态
0
0 1
0
1 0
off
on on
1
1
on
Part 4 TMS320C54x硬件设计及接口技术
• PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因 子，倍频因子的确定如下表所示。 PLLNDIV PLLDIV PLLMUL 倍频因子
0
2.单1.8V电源输出的电源管理芯片
• TPS75718的典型电路所示：
Part 4 TMS320C54x硬件设计及接口技术
3.双电源供电电路
• 其中TPS73HD318的封装形式28Pin TSSOP封 装），如图所示。
Part 4 TMS320C54x硬件设计及接口技术
• 采用TPS73HD318为DSP C5402供电的典型电路如图所示
Part 4 TMS320C54x硬件设计及接口技术
• 对DSP进行复位的方法有以下几种：
1.软件复位法，可同时参考软件复位与硬件复位区别
2.硬件复位法:上电复位、手动复位、自动复位 1)RC复位电路:利用RC电路的延迟特性来产生复位所需要的 低电平时间，其电路结构如图所示：
5v 要求： 100~200ms
Part 4 TMS320C54x硬件设计及接口技术 • PMST的值为：
字段 复位值 IPTR 1FFh MP/MC 取决于引脚 MP/MC的电平 OVLY 0 AVIS DROM 0 0 CLKOFF 0 SUMUL N/A SST N/A
• • • • • •
扩展程序计数器XPC=0000H 程序计数器PC=FF80H 中断标志寄存器IFR=0000H 将地址总线置为FF80H 控制线均处于无效状态 使数据总线处于高阻状态
0
0 0
0
0 1
0
1 0
E007h
3007h 4007h
15*CLKIN
10CLKIN 5CLKIN
0
1 1
1
0 0
1
0 1
1007h
F007h 0000h
2CLKIN
1CLMIN 1/2CLKIN
1
1
1
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0
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F000h
-
1/4CLKIN
Part 4 TMS320C54x硬件设计及接口技术
TRST
EMU0 EMU1 PD(VCC)
2
13 14 5
测试复位
仿真引脚0 仿真引脚1 存在检测。该引脚的高信号电平表示了 目标板已经通过JTAG接口连接到JTAG 线缆上，在目标系统中，该引脚应该连 接到系统电源VCC上。 接地
输出（O） 输入（I）
Part 4 TMS320C54x硬件设计及接口技术
4.1 基于C54x的DSP最小系统设计 • DSP最小系统就是指没有输入扩展、输出扩展、除了片 内通信通道也没有通信扩展的基本独立的、功能极其有 限的DSP系统。 最小系统是DSP系统硬件设计的基础 DSP最小系统的设计与DSP芯片结合的最紧密 最小系统正常工作是整个DSP硬件系统正常工作的基础
Part 4 TMS320C54x硬件设计及接口技术
目录 4.1 基于C54x的DSP最小系统设计 4.2 C54x外部总线结构 4.3 存储器扩展 4.4 A/D、D/A与DSP的接口技术 4.5 Bootloader功能的实现 4.6 C54x系统设计实例 4.7 DSP系统的调试与抗干扰措施
• 其各引脚信号的含义如表所示：
表JTAG连接器信号含义
信号名称 TMS TDI TDO TCK TCK_RET 引脚序号 1 3 7 11 3 含义 测试模式选择 测试数据输入 测试数据输出 TCK从仿真器输出的一个 10.368MHz的时钟信号。 测试时钟返回，进入仿真器的测 试时钟，是TCK的缓冲版本。 仿真器状态 输出（O） 输出（O） 输入（I） 输出（O） 输入（I） 设备状态 输入（I） 输入（I） 输出（O） 输入（I） 输出（O）
• • •
Part 4 TMS320C54x硬件设计及接口技术
4.1.1 DSP电源电路设计
1.单3.3V电源输出的电源管理芯片 • TPS75733的典型应用电路如图所示：
• TPS75733有两种封装形式（5针的TO–220封装 和TO– 263表面贴封装），如图所示
Part 4 TMS320C54x硬件设计及接口技术
C54x的硬件系统调试要通过仿真器进行，仿真器与调试计算机之间用并行口 线缆或者USB线缆进行连接，仿真器和DSP硬件板之间要通过JTAG连接线 进x硬件设计及接口技术
• JTAG连接口是一个14针的连接器，如图所示：
15.24cm
• 其信号排列如图所示：
Part 4 TMS320C54x硬件设计及接口技术
输入（I） 输入（I） 输入/输 出（I/O） 输入/输 出（I/O）
输入（I） 输出（O）
GND
4,8,1 0,12
Part 4 TMS320C54x硬件设计及接口技术
TI公司DSP的仿真器JTAG的DSP接口电路如图所示：
Part 4 TMS320C54x硬件设计及接口技术
• 4.2 C54x外部总线结构
保留
Part 4 TMS320C54x硬件设计及接口技术 4. PLL的配置切换
实现倍频切换的步骤如下： • 步骤1：复位PLLNDIV，选择DIV方式
• 步骤2：检测PLL的状态，直到PLLSTATUS位为０
• 步骤3：根据所要切换的倍频，确定乘系数 • 步骤4：由所需要的牵引时间设置PLLCOUNT的当前值
Part 4 TMS320C54x硬件设计及接口技术
4.1.2 DSP复位电路设计
C54x的初始工作状态：
• ST0的值为：
字段 复位值 ARP 0 TC 1 C 1 OVA 0 OVB 0 DP 0
• ST1的值为:
字段 复位值 BRAF 0 CPL 0 XF 1 HM INTM 0 1 OVM 0 SXM 1 C16 0 FRCT CMPT 0 0 ASM 0
• 从图可以看出从任意一倍频模式切换到分频模式，不需要中间过渡。但是， 从1/2分频模式和1/4分频模式之间也不可以直接切换，需要中间过渡到任意 整数倍频，然后再从该倍频模式切换到1/4分频。
Part 4 TMS320C54x硬件设计及接口技术
4.1.4 JTAG接口电路设计
• JTAG(Joint Test Action Group --联合测试行动小组)是一种国际标准测试 协议，主要用于芯片内部的测试。JTAG基本原理是在器件内部定义一个 TAP（Test Access Port--测试访问口），通过专用的JTAG测试工具进行内 部节点的测试。
Part 4 TMS320C54x硬件设计及接口技术
2)专用集成电路提供的复位 • 最常用的“看门狗”芯片是Maxim公司的MAX705/6芯片。 MAX706的封装形式（8Pin DIP/SO封装）如图3.11所示： SO(small out-line) 小尺寸
Part 4 TMS320C54x硬件设计及接口技术 • 用MAX706构建的C54x的复位电路如图所示：
parttms320c54x硬件设计及接口技术442tlv320aic23b的控制表326tlv320aic23b的内部控制寄存器共11个寄存器地址寄存器名称寄存器功能0000000立体声左声道输入音量控制寄存器控制立体声左声道输入的音量0000001立体声右声道输入音量控制寄存器控制立体声右声道输入的音量0000010耳机左声道输出音量控制寄存器控制耳机左声道输出音量0000011耳机右声道输出音量控制寄存器控制耳机右声道输出音量parttms320c54x硬件设计及接口技术0000100模拟音频通路控制寄存器模拟接口方式选择控制
什么叫封装?
封装，就是指把硅片上的电路管脚,用导线接引到外部接头处,以便与其它器 件连接.封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、 固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的 接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线 与其他器件相连接，从而实现内部芯片与外部电路的连接。因为芯片必须与 外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另 一方面，封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影 响到芯片自身性能的发挥和与之连接的PCB(印制电路板)的设计和制造，因 此它是至关重要的。 衡量一个芯片封装技术先进与否的重要指标是芯片面积 与封装面积之比，这个比值越接近1越好。 封装主要分为DIP双列直插和SMD贴片封装两种。 从结构方面，封装经历了最早期的晶体管TO（如TO-83、TO32）封装发 展到了双列直插封装，随后由PHILIP公司开发出了SOP小外型封装，以后逐 渐派生出SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）、VSOP （甚小外形封装）、SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）及 SOT（小外形晶体管）、SOIC（小外形集成电路）等。 从材料介质方面，包括金属、陶瓷、塑料、塑料，目前很多高强度工作 条件需求的电路如军工和宇航级别仍有大量的金属封装。 封装大致经过了如下发展进程： 结构方面：TO－>DIP－>PLCC－>QFP－>BGA －>CSP； 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装
数据位 字段名 15~12 PLLMUL 11 PLLDIV 10~3 PLLCOUNT 2 PLLON/OFF 1 PLLNDIV 0 PLLSTATUS
读写方式
R/W
R/W
R/W
R/W
R/W
R
Part 4 TMS320C54x硬件设计及接口技术 • PLLON/OFF：PLL通断，它和PLLNDIV共同决 定是否使用PLL，其状态决定如下表所示。
建议采用精度较 高的石英晶体， 尽可能不要采用 精度低的陶瓷晶 体
（a）外接无源晶振的时钟电路
（b）外接有源晶振的时钟电路
Part 4 TMS320C54x硬件设计及接口技术
2.锁相环PLL PLL倍频系统的选择通过软件控制时钟方式寄存器 CLKMD来实现。CLKMD是地址为0058H的存储器 映像寄存器(MMR)，其位结构如表所示：
Part 4 TMS320C54x硬件设计及接口技术
• DSP硬件设计是DSP应用系统设计的基础。 • 一个DSP最小系统是由内部硬件资源如 CPU、片内外设、存储器（ROM、RAM或 FLASH）和外围辅助电路组成。 • 一般的实际应用系统是由最小系统和输入 输出接口、通信接口、人机交互接口、外 部程序存储器或数据存储器等外围扩展电 路组成。
100kΩ
t=167ms 4.7uf 施密特触发器保证复 位脉冲低电平持续期 的稳定。
Part 4 TMS320C54x硬件设计及接口技术
RC手动复位电路可以在系统运行异常的任何时候， 用手动方式按键产生复位信号，其电路结构如图 所示：
100kΩ
50Ω
4.7uf 复位电压0.238v<0.4v低电压门限
• 4.2.1 C54x的外部总线接口(表3.6 外部总线接口组成)
信号名称 A0–A15 D0–D15 PS DS C541- C546 15-0 15-0 √ √ C5403, C5410 13-0 15-0 √ √ C5402 22-0 15-0 √ √ C5420 17-0 15-0 √ √ 信号说明 地址总线 数据总线 程序空间选择 数据空间选择
• 步骤5：设定CLKMD寄存器
• 步骤6：检测PLL的状态，直到PLLSTATUS位为１
Part 4 TMS320C54x硬件设计及接口技术
例4-1 从某一倍频方式切换到PLL×1方式的程序如下： STM #00H，CLKMD；切换到DIV方式
Status：LDM CLKMD，A
AND #01H，A ；测试PLLSTATUS位，若A≠0，表明还没有切换到DIV方 ；切换到PLL×1方式 BC Status，ANEQ ；式，则继续等待，若A=0，则已切换到DIV方式顺序执行 STM #03EFH，CLKMD 整数倍频之间的切换过程如图所示。
0 1 1 1
×
× 0 0 1
0~14
15 0~14 15 0或偶数
0.5
0.25 PLLMUL+1 1 （PLLMUL+1） /2
1
1
奇数
PLLMUL/4
Part 4 TMS320C54x硬件设计及接口技术
3. PLL的硬件配置
：
时钟模式引脚(CLKMD1、CLKMD2和CLKMD3) 与时钟 的倍频因子的关系如下表所示
Part 4 TMS320C54x硬件设计及接口技术
4.1.3 DSP时钟电路设计
1.基础时钟的产生
需要用DSP片 内的振荡器， 信号质量较差
时钟信号走线长度尽可能短，线宽尽可 能大，与其它印制线间距尽可能大，紧 靠器件布局布线，必要时可以走内层，
以及用地线包围；
有源晶振 不需要 DSP的内 部振荡器， 信号质量 稳定 10MHZ 22pf 22pf
PLLON/OFF PLLNDIV PLL 状态
0
0 1
0
1 0
off
on on
1
1
on
Part 4 TMS320C54x硬件设计及接口技术
• PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因 子，倍频因子的确定如下表所示。 PLLNDIV PLLDIV PLLMUL 倍频因子
0
2.单1.8V电源输出的电源管理芯片
• TPS75718的典型电路所示：
Part 4 TMS320C54x硬件设计及接口技术
3.双电源供电电路
• 其中TPS73HD318的封装形式28Pin TSSOP封 装），如图所示。
Part 4 TMS320C54x硬件设计及接口技术
• 采用TPS73HD318为DSP C5402供电的典型电路如图所示
Part 4 TMS320C54x硬件设计及接口技术
• 对DSP进行复位的方法有以下几种：
1.软件复位法，可同时参考软件复位与硬件复位区别
2.硬件复位法:上电复位、手动复位、自动复位 1)RC复位电路:利用RC电路的延迟特性来产生复位所需要的 低电平时间，其电路结构如图所示：
5v 要求： 100~200ms
Part 4 TMS320C54x硬件设计及接口技术 • PMST的值为：
字段 复位值 IPTR 1FFh MP/MC 取决于引脚 MP/MC的电平 OVLY 0 AVIS DROM 0 0 CLKOFF 0 SUMUL N/A SST N/A
• • • • • •
扩展程序计数器XPC=0000H 程序计数器PC=FF80H 中断标志寄存器IFR=0000H 将地址总线置为FF80H 控制线均处于无效状态 使数据总线处于高阻状态