S3C2440X中文资料
s3c2440芯片中文手册-11 UART
s3c2440A UART提供了一个参考作为回送模式的测试模式，以帮助孤立通讯连接中的错误。这个模 式结构上使能在UART中的RXD和TXD连接。在此模式下发送的数据通过RXD接收到接收器。该特 点是允许处理器验证内部传输和每个SIO通道的接收数据通道。该模式通过设置UART控制寄2440A 中文 Datasheet 第十一章 UART
10.4.9 红外模式
联系信箱: admin@ Forum: /
波特率错误公差 Baud-Rate Error Tolerance UART帧错误应该少于 1.87%(3/160). tUPCLK = (UBRDIVn + 1) x 16 x 1Frame / PCLK tUPCLK : Real UART Clock tUEXACT = 1Frame / baud-rate tUEXACT : Ideal UART Clock UART error = (tUPCLK – tUEXACT) / tUEXACT x 100% 注： 1. 1Frame = start bit + data bit + parity bit + stop bit. 2. 在特定条件下，我们支持波特率最高达到 921.6K bps。例如，当PCLK为 60MHz, 你可以在 1.69UART错误公差下使用 921.6K bps under UART error of 1.69%.
10.4.2 数据接收
如数据发送，接收的数据帧是可编程的。其包括一个开始位，5~8 个数据位，一个可选的 奇偶校验位和 1~2 个停止位，其可由线性控制寄存器 ULCONn 来设置。接收器可以侦测溢 出错误，奇偶校验错误，帧错误和终止条件，每个错误都可以设置一个错误标志。 - 溢出错误是指在旧数据被读取前新数据覆盖了旧数据。 - 奇偶校验错误是指接收器侦测到一个不希望的奇偶条件。 - 帧错误是指接收到的数据没有一个有效的停止位。 - 终止条件是指 RxDn 输入保持逻辑 0 状态长于一个帧的传输时间。
MEMORY存储芯片S3C2440AL-40中文规格书
IIC-BUS INTERFACE SPECIAL REGISTERSMULTI-MASTER IIC-BUS CONTROL (IICCON) REGISTERRegister Address R/W DescriptionReset ValueIICCON0x54000000R/WIIC-Bus control register0x0XIICCON Bit DescriptionInitial StateAcknowledge generation (note 1)[7]IIC-bus acknowledge enable bit.0 = Disable, 1 = EnableIn Tx mode, the IICSDA is free in the ack time.In Rx mode, the IICSDA is L in the ack time.Tx clock source selection [6]Source clock of IIC-bus transmit clock prescaler selection bit.0 = IICCLK = f PCLK /161 = IICCLK = f PCLK /512Tx/Rx Interrupt(note 5)[5]IIC-Bus Tx/Rx interrupt enable/disable bit.0 = Disable, 1 = Enable0Interrupt pending flag (note 2), (note 3)[4]IIC-bus Tx/Rx interrupt pending flag. This bit cannot be written to 1. When this bit is read as 1, the IICSCL is tied to L and the IIC is stopped. To resume the operation, clear this bit as 0.0 = 1) No interrupt pending (when read).2)Clear pending condition &Resume the operation (when write).1 = 1) Interrupt is pending (when read)2)N/A (when write)0Transmit clock value (note 4)[3:0]IIC-Bus transmit clock prescaler.IIC-Bus transmit clock frequency is determined by this 4-bit prescaler value, according to the following formula:Tx clock = IICCLK/(IICCON[3:0]+1).UndefinedNOTES:1.Interfacing with EEPROM, the ack generation may be disabled before reading the last data in order to generate theSTOP condition in Rx mode.2.An IIC-bus interrupt occurs 1) when a 1-byte transmit or receive operation is completed, 2) when a general call or a slaveaddress match occurs, or 3) if bus arbitration fails.3.To adjust the setup time of IICSDA before IISSCL rising edge, IICDS has to be written before clearing the IIC interruptpending bit.4.IICCLK is determined by IICCON[6].Tx clock can vary by SCL transition time.When IICCON[6]=0, IICCON[3:0]=0x0 or 0x1 is not available.5.If the IICON[5]=0, IICON[4] does not operate correctly.So, It is recommended that you should set IICCON[5]=1, although you does not use the IIC interrupt.IIC-BUS INTERFACES3C2410XMULTI-MASTER IIC-BUS CONTROL/STATUS (IICSTAT) REGISTERRegister Address R/W DescriptionReset ValueIICSTAT0x54000004R/WIIC-Bus control/status register0x0IICSTAT Bit DescriptionInitial StateMode selection[7:6]IIC-bus master/slave Tx/Rx mode select bits.00: Slave receive mode 01: Slave transmit mode 10: Master receive mode 11: Master transmit mode00Busy signal status /START STOP condition[5]IIC-Bus busy signal status bit.0 = read) Not busy (when read) write) STOP signal generation 1 = read) Busy (when read)write) START signal generation.The data in IICDS will be transferred automatically just after the start signal.0Serial output [4]IIC-bus data output enable/disable bit.0 = Disable Rx/Tx, 1 = Enable Rx/Tx 0Arbitration status flag[3]IIC-bus arbitration procedure status flag bit.0 = Bus arbitration successful1 = Bus arbitration failed during serial I/O 0Address-as-slave status flag[2]IIC-bus address-as-slave status flag bit.0 = Cleared when START/STOP condition was detected1 = Received slave address matches the address value in the IICADDAddress zero status flag[1]IIC-bus address zero status flag bit.0 = Cleared when START/STOP condition was detected.1 = Received slave address is 00000000b.0Last-received bit status flag[0]IIC-bus last-received bit status flag bit.0 = Last-received bit is 0 (ACK was received).1 = Last-received bit is 1 (ACK was not received).S3C2410X IIC-BUS INTERFACEIIC-BUS INTERFACE S3C2410XS3C2410X SPI INTERFACESPI SPECIAL REGISTERSSPI CONTROL REGISTERRegister Address R/W Description Reset Value SPCON00x59000000R/W SPI channel 0 control register0x00 SPCON10x59000020R/W SPI channel 1 control register0x00SPCONn Bit Description Initial StateSPI Mode Select (SMOD)[6:5]Determine how and by what SPTDAT is read/written.00 = polling mode, 01 = interrupt mode10 = DMA mode, 11 = reserved00SCK Enable (ENSCK)[4]Determine whether you want SCK enable or not (for onlymaster).0 = disable, 1 = enableMaster/Slave Select (MSTR)[3]Determine the desired mode (master or slave).0 = slave, 1 = masterNOTE: In slave mode, there should be set up time formaster to initiate Tx/Rx.Clock Polarity Select (CPOL)[2]Determine an active high or active low clock.0 = active high, 1 = active lowClock Phase Select (CPHA)[1]Select one of two fundamentally different transfer formats.0 = format A, 1 = format BTx Auto Garbage Data mode enable (TAGD)[0]Decide whether the receiving data only needs or not.0 = normal mode, 1 = Tx auto garbage data modeNOTE: In normal mode, if you only want to receive data,you should transmit dummy 0xFF data.。
s3c2440芯片中文手册2
第二章处理器工作模式2.1概述S3C2440采用了非常先进的ARM920T内核，它是由ARM(Advanced RISC Machines) 公司研制的。
2.2 处理工作状态从程序员的角度上看，ARM920T可以工作在下面两种工作状态下的一种：● ARM 状态：执行32位字对齐的ARM指令● THUMB 状态：执行16位半字对齐的THUMB指令。
在这种状态下，PC 寄存器的第一位来选择一个字中的哪个半字注意；这两种状态的转换不影响处理模式和寄存器的内容。
2.3 切换状态进入THUMB 状态进入THUMB 状态，可以通过执行BX指令，同时将操作数寄存器的状态位（0位）置1来实现。
当从异常（IRQ,FIQ,UNDEF,ABORT,SWI等）返回时，只要进入异常处理前处理器处于THUMB状态，也会自动进入THUMB状态。
进入ARM状态进入ARM状态，可以通过执行BX指令，并且操作数寄存器的状态位（0位）清零来实现。
当处理进入异常（IRQ,FIQ,RESET,UNDEF,ABORT,SWI等）。
这时，PC值保持在异常模式下的link寄存器中，并从异常向量地址处开始执行处理程序。
存储空间的格式ARM920T将存储器空间视为从0开始由字节组成的线性集合，字节0到3中保存了第一个字节，字节4到7中保存第二个字,以此类推，ARM920T对存储的字，可以按照小端或大端的方式对待。
大端格式：在这种格式中，字数据的高字节存储在低地址中，而字数据的低字节则存放2.4 指令长度指令可以是32位长度(在ARM状态下) 或16位长度(在THUMB状态) 。
数据类型ARM920T支持字节(8位)，半字(16位) 和字(32位) 数据类型。
字必须按照4字节对齐，半字必须是2字节对齐。
2.5 操作模式ARM920T支持7种操作模式：● 用户模式(user模式)，运行应用的普通模式● 快速中断模式(fiq模式)，用于支持数据传输或通道处理● 中断模式(irq模式)，用于普通中断处理● 超级用户模式(svc模式)，操作系统的保护模式● 异常中断模式(abt模式)，输入数据后登入或预取异常中断指令● 系统模式(sys模式)，使操作系统使用的一个有特权的用户模式● 未定义模式(und模式)，执行了未定义指令时进入该模式]外部中断，异常操作或软件控制都可以改变中断模式。
最新S3C2440处理器资料
1.1三星ARM处理器介绍
S3C4510B：ARM7TDMI、50MHz、MAC 接口、 无LCD控制器、适用产品：以太网HUB、交换机、 路由器、VOIP MODEM、家庭网关等网络设备。 208QFP，支持VXWORKS，LINUX，PSOS， NUCLEUS等。
S3C2510：ARM940T、166MHz、2 MAC 接 口、DES/3DES 加密、PCI总线、USB HOST 和 DEVICE。适用产品：以太网HUB、交换机、路由 器等网络设备。416BGA，支持VXWORKS、 LINUX、NUCLEUS。
二者的空间大小是相等的。
11
S3C2440X存储空间划分
0xFFFF_FFFF
O M [1 :0 ]= 0 1 ,1 0
N ot used
0x6000_0000
0x4800_0000 0x4000_0FFF
S F R A rea B o o tS R A M
0x4000_0000
(4 K B y te s) S R O M /S D R A M
间。 Bank0：16/32bit寻址。其他bank：8/16/32bit寻址。 Bank0－bank5：ROM、SRAM；bank6－bank7：ROM、
SRAM、SDRAM。 支持自刷新和低功率模式SDRAM。 Bank0－bank5的起始地址和空间大小是固定的。 Bank6的起始地址是固定的， bank7的起始地址是可变的，但
S3C2410：ARM920T、200MHz、支持TFT、USB HOST、USB DEVICE、 SD Card 以及MMC接口、 触摸屏接口， NAND FLASH直接引导。无网络接口。 适用产品： POS、PDA、E-BOOK、GPS、智能电话、 电子书包、机顶盒，手持游戏机、电子相册、多媒体产 品、视频监控、智能控制仪表等等。272BGA。支持 WINCE、LINUX、VxWorks等。
S3C2440_LCD控制器中文手册
的GREENVAL[31:0]和BLUELUT寄存器中的BLUEVAL[31:0]作为可编程的查找表入口。与灰度等级 显示类似，在寄存器REDLUR中的8组或者4位域，换言之，REDVAL[31:28]，REDLUT[27:24]， REDLUT[23:20],，REDLUT[19:16]， REDLUT[15:12]， REDLUT[11:8]，REDLUT[7:4]和REDLUT[3:0] 被分配给每个红色等级。4位(每个域)的可能组合有16种，并且每个红色等级应该被分配16种等级种 的1种。换句话说，用户可以通过该类型的查找表选择合适的红色等级。对于绿色，寄存器GREENLUT 中的GREENVAL[31:0]在查找表中的分配形式与红色是一样的。类似地，寄存器BLUELUT中的 BLUEVAL[31:0]在查找表中也是这样分配的。对于蓝色，2位组成4种颜色等级，与8种红色，绿色等 级是不一样的。 4096 色模式操作
S3C2410中文手册第7章_时钟及电源管理模块
第七章时钟及电源管理模块时钟电源管理模块包含了3部分：Clock控制、USB控制、POWER控制.时钟控制逻辑单元能够产生s3c2440需要的时钟信号，包括CPU使用的主频FCLK,AHB总线设备使用的HCLK,以及APB总线设备使用的PCLK.2440内部有2个PLL(锁相环)：一个对应FCLK、HCLK、PCLK，另外一个对应的是USB使用(48MHz)。
时钟控制逻辑单元可以在不使用PLL情况下降低时钟CLOCK的频率，并且可以通过软件来驱使时钟和各个模块的连接/断开，以减少电源消耗。
对于电源控制逻辑单元，2440有许多钟电源管理方案来针对所给的任务保持最优的电源消耗。
S3c2440中的电源管理模块对应4种模式：NORMAL模式、SLOW模式,IDLE模式,SLEEP 模式。
NORMAL模式:这个模块给CPU时钟以及2440相应的外围设备提供时钟。
这个模式下，当所有的外围设备都被打开，电源消耗被最大化。
它允许用户通过软件来控制外部设备的操作。
例如，如果一个定时器不需要时，那么用户可以通过CLKCON寄存器来关闭时钟和定时器的连接，来降低电源消耗。
SLOW模式：NON-PLL模式，不同于Normal模式，这个模式使用的一个外部时钟（XTlpll 或EXTCLK）来直接作为2440的主频FCLK，而没有使用PLL。
在这个模式下，电源的消耗仅依赖于外部时钟频率，电源同PLL有关的消耗可以被排除。
IDLE模式：这个模式下CPU的时钟FCLK被断开，而还继续提供其他外围设备的时钟。
因此空闲模式导致减少了CPU核相应的电源消耗。
任何中断请求都能够将CPU唤醒。
Sleep模式：这个模式断开了内部电源。
因此在这个模式下CPU＆内部的逻辑单元都没有电源消耗，除了一个wake-up逻辑单元。
激活sleep模式需要2个独立的电源。
一个给wake-up逻辑模块提供电源，另外一个给内部逻辑包括CPU提供电源，并且其是对于poweron/off可控的。
S3C2440A中文手册【八】
第八章直接存储器存取概述s3c2440支持在系统总线和外围总线之间的4路DMA控制器。
每一路DMA控制器可以自由的执行数据在系统总线和（或）外围总线之间的动作。
换句话说，每一路可以在下列列4种情况下运行：1.源设备和目标设备都在系统总线上2.源设备在系统总线上，目标设备在外围总线上3.源设备在外围总线上，目标数据在系统总线上4.源设备和目标设备都在外围总线上DMA的主要优点是它可以不通过CPU直接调用数据。
DMA工执行可以软件开始，也可以从内部的外设请求或者外部的引脚请求开始。
DMA请求源每一路DMA控制器都可以从4种开始请求中选择一路，如果DCON寄存器选择H/W DAM 请求模式（注意，选择S/W时这个DMA请求源没意义）。
表8--1列出了4种请求和每一路的关系：表8--1.DMA开始请求和每一路关系这里nXDREQ0和nXDREQ1表示两个外部源（Extermal Devices），12SSDO和12SSDI分别表示IIS的传输和接收。
DMA 工作状态DMA应用3态FSN（有限状态机），它可以描述为以下3步：State--1. 作为起始状态，DMA等待DMA请求，一旦请求到来马上转到State--2，在这个状态，DMA ACK和INT REQ是0.State--2. 在这个状态，DMA ACK变为1，计数器（CURR_TC）从DCON[19:0]装载。
DMA ACK保持1，直到它被清0。
State--3. 在这个状态，控制DMA原子操作的子FSM被初始化了。
子FSM从源地址读取数据后把它写入目标地址。
在这个操作中，数据宽度和传输大小（单次或突发）应给与考虑。
在完整服务模式中，这种操作不断重复直到计数器（CURR_TC）变为0。
然而在单一模式中只进行一次，当子FSM完成每个原子操作时，主FSM对CURR_TC倒计时。
另外，当CURR_TC为0和中断设置DCON[29]为1 时，主FSM发出INT REQ信号（中断请求信号）。
s3c2440芯片中文手册-16 ADC&TSC
ADCDLY 位
描述
初始值
DELAY
[15:0] (1) 普通转换模式，XY坐标模式，自动坐标模式。
00ff
->AD转换开始延迟值。
(2) 等待中断模式。
当光标按下出现在睡眠模式时，产生一个用于退出睡眠模式
的唤醒信号，有几个毫秒的时间间隔。注：不要用 0 值
注：在ADC转换前，触摸屏使用晶振时钟（3.68MHz），在AD转换中使用GCLK（最大
（3） 自动（连续）XY坐标转换模式
自动（连续）XY坐标转换模式是如下操作，触摸屏控制器连续的转换触摸X坐标和Y坐
标。在触摸控制器写X测量数据到ADCDAT0 且写Y测量数据到ADCDAT1 后，触摸屏接口
产生中断源到自动坐标转换模式下的中断控制器。
XP
XM
YP
YM
X Position Conversion Y Position Conversion
50MHz）。
16.5.4 ADC 转换数据寄存器 0
ADC CONVERSION DATA REGISTER (ADCDAT0)
寄存器
地址
读写
描述
ADCDAT0
0x5800000C
R/W ADC转换数据寄存器
复位值 -
ADCDAT0
UPDOWN
AUTO_PST XY_PST
保留 XPDATA
位
[15]
无操作模式）
XP
XM
YP
YM
Waiting for Interrupt Mode Pull up
Hi-Z
备用模式：
AIN[5]
GND
备用模式在ADCCON[2]置 1 时激活。在此模式下，AD转换操作停止，ADCDAT0 和
s3c2440中文手册第6章-nandflash
s3c2440中⽂⼿册第6章-nandflash第六章Nand Flash控制器6.1概述⽬前,Nor Flash价格较⾼，⽽SDRAM和Nand Flash存储器相对经济，这样促使⼀些⽤户在NAND Flash上执⾏启动代码，在SDRAM上执⾏主程序。
s3c2440A的驱动代码可以在外部的NAND Flash存储器上被执⾏。
为了⽀持NAND Flash的boot loader，s3c2440A配备了⼀个内部的SRAM缓冲器名为“Steppingstone”。
启动时，NAND Flash上的前4KByte字节将被装载到Steppingstone上别且装载到Steppingstone上的启动代码会被执⾏。
⼀般情况下，启动代码会拷贝NAND Flash上的内容到SDRAM。
使⽤硬件的ECC，NAND Flash的数据被检查。
在完成拷贝的基础上，主程序将在SDRAM上被执⾏。
6.2特性（1）⾃动启动：启动代码在重启时被传输到4kbytes的Steppingstone上。
传输后代码会在Steppingstone上被执⾏（2）NAND Flash存储器接⼝：⽀持256字、512字节、1000字和2000Byte页（3）软件模式：⽤户可以直接访问NAND Flash，例如这个特性可以被⽤于对NADN Flash 存储器的读/擦除/编程。
（4）接⼝：8/16微的NADN Flash存储器接⼝总线（5）硬件ECC⽣成，检测和指⽰（软件纠错）（6）SFR接⼝:⽀持⼩端模式，对于数据和ECC数据寄存器的字节/半字/字访问，对于其他寄存器的字访问。
（7）Steppingstone接⼝：⽀持⼤⼩端，字节/半字/字访问（8）Steppingstone4kB内部SRAM缓冲器可以在NAND Flash启动后被⽤于其他⽬的。
6.2.1模块图6.2.2Boot loader功能在重启期间，NAND Flash控制器通过引脚状态得到连接NAND Flash的信息(NCON(Adv flash),GPG13(页⼤⼩),GPG14(地址周期),GPG15(总线宽度)–参考引脚配置）。
三星 S3C2410X 32位RISC微处理器 说明书 Revision 1
S3C2410X 32位RISC微处理器用户手册Revision 1修订版1第一章产品概述第一章产品概述 (3)简介 (3)特性 (4)方框图 (8)引脚分配 (9)第一章产品概述简介这个手册描述了SAMSUNG公司的S3C2410X16/32位RISC微处理器。
这个产品计划用于低成本、低功耗和高性能手持设备和一般应用的单片微处理器解决方案。
为了降低系统成本，S3C2410X包含了如下部件：独立的16KB指令和16KB数据缓存，用于虚拟内存管理的MMU 单元，LCD控制器（STN & TFT)，非线性（NAND）Flash引导单元，系统管理器（包括片选逻辑和SDRAM控制器），3通道的异步串行口（UART），4个通道的DMA，4个通道的带脉宽调制器（PWM）的定时器，输入输出端口，实时时钟单元（RTC），带有触摸屏接口的8通道10位AD 转换器，IIC总线接口，IIS总线接口，USB的主机（Host）单元，USB的设备（Device）接口，SD卡和MMC（Multi-Media Card）卡接口，2通道SPI接口和锁相环（PLL）时钟发生器。
S3C2410X微处理器是使用ARM920T核、采用0.18um 工艺CMOS标准宏单元和存储编译器开发的。
它的低功耗精简和出色的全静态设计特别适用于对成本和功耗敏感的应用。
应用中，它采用了一种新的总线结构，即高级微控制器总线结构（AMBA）。
S3C2410X的杰出特性是它的CPU核，采用了由ARM公司设计的16/32位ARM920T RISC 处理器。
ARM920T实现了MMU、AMBA总线和独立的16KB指令和16KB数据哈佛结构的缓存，每个缓存均为8个字长度的流水线。
S3C2410X通过提供全面的、通用的片上外设，使系统的全部成本降到最低，并且不需要配置额外的部件。
这个文档将包含以下完整的在片功能的介绍。
1.8V ARM920T内核，1.8V/2.5V/3.3V存储系统，带有3.3V16KB指令和16KB数据缓存及MMU单元的外部O接口的微处理器外部存储器控制（SDRAM控制和芯片选择逻辑）LCD控制器（支持4K颜色的STN或256K色TFT的LCD），带有1个通道的LCD专用DMA控制器 4通道DMA，具有外部请求引脚3通道UART（支持IrDA1.0，16字节发送FIFO及16字节接收FIFO）/2通道SPI接口1个通道多主IIC总线控制器/1通道IIS总线控制器1.0版本SD主机接口及2.11版本兼容的MMC卡协议2个主机接口的USB口/1个设备USB口（1.1版本）4通道PWM定时器/1通道内部计时器看门狗定时器117位通用目的I/O口/24通道外部中断源电源控制：正常、慢速、空闲及电源关闭模式带触摸屏接口的8通道10位ADC带日历功能的实时时钟控制器具有PLL的片上时钟发生器特性体系结构z集成了手持设备和通用嵌入式系统的解决方案z32/16位结构体系和ARM920T CPU核的强大指令体系z增强的ARM MMU体系结构支持WinCE, EPOC 32 和 Linux操作系统z指令缓存、数据缓存、写缓冲器和RAM物理地址标签减少了主存储器带宽和潜在性能的影响 z ARM920T CPU核支持ARM调试体系结构z内置的高级微控制总线体系结构（AMBA）（AMBA2.0，AHB/APB）系统管理器z支持小/大端模式z寻址空间：每个bank 128M字节（总共1G字节）z支持每个bank可编程的8/16/32位数据总线宽度z bank0到bank6具有固定的bank起始地址z bank7具有可编程的bank起始地址和bank大小z共有8个存储器bank：—6个存储器bank用于ROM，SRAM及其它—2个存储器bank用于ROM/SRAM/同步DRAMz所有的存储器bank具有可编程的操作周期z支持外部等待信号延长总线周期z支持掉电时的SDRAM自刷新模式z支持多种类型的引导ROM（NOR/NAND Flash，EEPROM及其它）NAND Flash 引导装载器z支持从NAND flash存储器引导z4KB内置缓冲存储器用于引导z支持引导后从NAND flash存储器向内存加载缓冲存储器z带有指令缓存（16KB）和数据缓存（16KB）的联合缓存装置z每线8字长度，其中每线带有1个有效位和2个无效位z伪随机的或循环移位算法z写通过或写返回缓存来更新主存储器z新缓冲区能够保持16字的数据和4个地址时钟和电源管理z在片MPLL和UPLL：UPLL时钟发生器用于主/从USB操作MPLL时钟发生器用于MCU在极限203MHz@1.8V运行z每一个功能块可以用软件选择时钟z电源模式：正常，慢速，空闲和掉电正常模式：正常操作模式满速模式：不带PLL的低频时钟空闲模式：始终仅使CPU停止下来掉电模式：所有外围设备全部掉电仅内核电源供电z可以从掉电模式借助于EINT[15：0]或RTC报警中断唤醒过来中断控制z55个中断源（1个看门狗定时器，5个定时器，9个通用异步串行口，24个外部中断，4个DMA，2个RTC，2个USB，1个LCD和1个电池故障）z外部中断源具有电平/边沿模式z可编程极性的边沿触发或电平触发z在非常紧急中断的情况下支持快中断请求（FIQ）带脉冲宽度调制器（PWM）的定时器z4通道16位带PWM的定时器/1通道16位基于DMA或基于中断操作的内部定时器z可编程的占空比，频率和极性z失效区发生器z支持外部时钟源RTC（实时时钟）z全部时钟特点：毫秒，秒，分钟，小时）z32.768KHz操作z报警中断z定时中断通用输入输出口：z24个外部中断口z多路输入输出口通用串行异步通讯口（UART）z3通道基于DMA或基于中断操作的UARTz支持5位、6位、7位或8位串行数据发送/接收（Tx/Rx）z可编程的波特率z支持IrDA 1.0z具有测试回送功能z每个通道有内置的16字节发送FIFO和16字节接收FIFODMA控制器z4通道DMA控制器z支持存储器到存储器、IO到存储器、存储器到IO和IO到IO传输z突发传输模式增强了传输速率带触摸屏接口的A/D转换器z8通道多路ADCz最大500KSPS转换速率10位分辨率LCD控制器 STN LCD显示特点z支持3中类型STN LCD面板：4位双屏、4位单屏、8位单屏显示z支持单色模式、4级灰度、16级灰度、256色和4096色STN LCDz支持多种屏幕像素—典型的流行屏幕像素：640x480, 320x240,160x160等—极限虚屏像素：4Mbytes—极限虚屏像素在256色下z显示模式：4096x1024, 2048x2048, 1024x4096等TFT彩色显示特点z支持彩色TFT模式1、2、4或8bpp（位/像素）带调色板彩色显示z支持彩色TFT模式16bpp不带调色板真彩色显示z支持24bpp下最大16M 彩色TFT模式z支持多种屏幕像素—典型的流行屏幕像素：640x480、 320x240、160x160等—极限虚屏像素：4Mbytes—极限虚屏像素在64K色下2048 x1024等看门狗定时器z16位看门狗定时器z超时时发出中断请求或系统复位IIC总线接口z1通道多主IIC总线z串行，能够在标准模式下达到100 Kbit/s或快速模式下达到400 Kbit/s 的8位单向和双向数据传输IIS总线接口z1通道基于DMA的IIS总线用于音频接口z串行，8-/16位每通道数据传输z128字节（64字节+64字节）FIFO用于发送/接收z支持IIS格式和MSB验证数据格式USB主机z2个USB主机口z遵守OHCI 1.0版z兼容USB1.1版本规范USB设备z1个USB设备口z5端点USB设备z兼容USB1.1版本规范SD主接口z与SD存储卡协议1.0版本兼容z与SDIO卡协议1.0版本兼容z具有字节FIFO用于发送/接收z基于DMA或基于中断模式操作z与多媒体卡2.11版本兼容SPI接口z与2通道串行外部接口2.11版本协议兼容z 2 x8位移位寄存器用于发送/接收 z基于DMA或基于中断模式操作工作电压范围z内核1.8Vz存储器：2.5V/3.3Vz输入/输出口：3.3V工作频率z最大203MHZ封装z272-FBGA方框图引脚分配表1-1 272脚FBGA引脚分配——按引脚编号排序（图表3-1）引脚号引脚名引脚号引脚名引脚号引脚名A1DATA19B14ADDR0/GPA0D10ADDR19/GPA4 A2DATA18B15nSRAS D11VDDiA3DATA16B16nBE1:nWBE1:DQM1D12ADDR10A4DATA15B17VSSi D13ADDR5A5DATA11C1DATA24D14ADDR1A6VDDMOP C2DATA23D15VSSMOPA7DATA6C3DATA21D16SCKEA8DATA1C4VDDi D17nGCS0A9ADDR21/GPA6C5DATA12E1DATA31A10ADDR16/GPA1C6DATA7E2DATA29A11ADDR13C7DATA4E3DATA28A12VSSMOP C8VDDi E4DATA30A13ADDR6C9ADDR25/GPA10E5VDDMOPA14ADDR2C10VSSMOP E6VSSMOPA15VDDMOP C11ADDR14E7DATA3A16nBE3:nWBE3:DQM3C12ADDR7E8ADDR26/GPA11A17nBE0:nWBE0:DQM0C13ADDR3E9ADDR23/GPA8B1DATA22C14nSCAS E10ADDR18/GPA3 B2DATA20C15nBE2:nWBE2:DQM2E11VDDMOPB3DATA17C16nOE E12ADDR11B4VDDMOP C17VDDi E13nWEB5DATA13D1DATA27E14nGCS3/GPA14 B6DATA9D2DATA25E15nGCS1/GPA12 B7DATA5D3VSSMOP E16nGCS2/GPA13 B8DATA0D4DATA26E17nGCS4/GPA15 B9ADDR24/GPA9D5DATA14F1TOUT1/GPB1 B10ADDR17/GPA2D6DATA10F2TOUT0/GPB0 B11ADDR12D7DATA2F3VSSMOPB12ADDR8D8VDDMOP F4TOUT2/GPB2 B13ADDR4D9ADDR22/GPA7F5VSSOP引脚号引脚名引脚号引脚名引脚号引脚名F6VSSi H4nXDREQ1/GPB8K13TXD2/nRTS1/GPH6 F7DATA8H5nTRST K14RXD1/GPH5F8VSSMOP H6TCK K15TXD0/GPH2F9VSSi H12CLE/GPA17K16TXD1/GPH4F10ADDR20/GPA5H13VSSOP K17RXD0/GPH3F11VSSi H14VDDMOP L1VD0/GPC8F12VSSMOP H15VSSi L2VD1/GPC9F13SCLK0H16XTOpll L3LCDVF2/GPC7F14SCLK1H17XTIpll L4VD2/GPC10F15nGCS5/GPA16J1TDI L5VDDiarmF16nGCS6:nSCS0J2VCLK:LCD_HCLK/GPC1L6LCDVF1/GPC6F17nGCS7:nSCS1J3TMS L7IICSCL/GPE14G1nXBACK/GPB5J4LEND:STH/GPC0L9EINT11/nSS1/GPG3 G2nXDACK1/GPB7J5TDO L11VDDi_UPLLG3TOUT3/GPB3J6VLINE:HSYNC:CPV/GPC2L12nRTS0/GPH1G4TCLK0/GPB4J7VSSiarm L13UPLLCAPG5nXBREQ/GPB6J11EXTCLK L14nCTS0/GPH0 G6VDDalive J12nRESET L15EINT6/GPF6 G7VDDiarm J13VDDi L16UCLK/GPH8 G9VSSMOP J14VDDalive L17EINT7/GPF7 G11ADDR15J15PWREN M1VSSiarmG12ADDR9J16nRSTOUT/GPA21M2VD5/GPC13 G13nWAIT J17nBATT_FLT M3VD3/GPC11 G14ALE/GPA18K1VDDOP M4VD4/GPC12 G15nFWE/GPA19K2VM:VDEN:TP/GPC4M5VSSiarmG16nFRE/GPA20K3VDDiarm M6VDDOPG17nFCE/GPA22K4VFRAME:VSYNC:STV/GPC3M7VDDiarmH1VSSiarm K5VSSOP M8IICSDA/GPE15 H2nXDACK0/GPB9K6LCDVF0/GPC5M9VSSiarmH3nXDREQ0/GPB10K12RXD2/nCTS1/GPH7M10DP1/PDP0引脚号引脚名引脚号引脚名引脚号引脚名M11EINT23/nYPON/GPG15P8SPICLK0/GPE13T5I2SLRCK/GPE0M12RTCVDD P9EINT12/LCD_PWREN/GPG4T6SDCLK/GPE5M13VSSi_MPLL P10EINT18/GPG10T7SPIMISO0/GPE11 M14EINT5/GPF5P11EINT20/XMON/GPG12T8EINT10/nSS0/GPG2 M15EINT4/GPF4P12VSSOP T9VSSOPM16EINT2/GPF2P13DP0T10EINT17/GPG9M17EINT3/GPF3P14VDDi_MPLL T11EINT22/YMON/GPG1 4N1VD6/GPC14P15VDDA_ADC T12DN0N2VD8/GPD0P16XTIrtc T13OM3N3VD7/GPC15P17MPLLCAP T14VSSA_ADCN4VD9/GPD1R1VDDiarm T15AIN1N5VDDiarm R2VD14/GPD6T16AIN3N6CDCLK/GPE2R3VD17/GPD9T17AIN5N7SDDAT1/GPE8R4VD18/GPD10U1VD15/GPD7N8VSSiarm R5VSSOP U2VD19/GPD11N9VDDOP R6SDDAT0/GPE7U3VD21/GPD13N10VDDiarm R7SDDAT3/GPE10U4VSSiarmN11DN1/PDN0R8EINT8/GPG0U5I2SSDI/nSS0/GPE3N12Vref R9EINT14/SPIMOSI1/GPG6U6I2SSDO/I2SSDI/GPE4 N13AIN7R10EINT15/SPICLK1/GPG7U7SPIMOSI0/GPE12N14EINT0/GPF0R11EINT19/TCLK1/GPG11U8EINT9/GPG1N15VSSi_UPLL R12CLKOUT0/GPH9U9EINT13/SPIMISO1/G PG5N16VDDOP R13R/nB U10EINT16/GPG8N17EINT1/GPF1R14OM0U11EINT21/nXPON/GPG 13P1VD10/GPD2R15AIN4U12CLKOUT1/GPH10 P2VD12/GPD4R16AIN6U13NCONP3VD11/GPD3R17XTOrtc U14OM2P4VD23/nSS0/GPD15T1VD13/GPD5U15OM1P5I2SSCLK/GPE1T2VD16/GPD8U16AIN0P6SDCMD/GPE6T3VD20/GPD12U17AIN2P7SDDAT2/GPE9T4VD22/nSS1/GPD14--引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型C3DATA21DATA21Hi-z Hi-z I t12 B1DATA22DATA22Hi-z Hi-z I t12 C2DATA23DATA23Hi-z Hi-z I t12 D3VSSMOP VSSMOP P P P s3o E5VDDMOP VDDMOP P P P d3o C1DATA24DATA24Hi-z Hi-z I t12 D2DATA25DATA25Hi-z Hi-z I t12 D4DATA26DATA26Hi-z Hi-z I t12 D1DATA27DATA27Hi-z Hi-z I t12 E3DATA28DATA28Hi-z Hi-z I t12 E2DATA29DATA29Hi-z Hi-z I t12 E4DATA30DATA30Hi-z Hi-z I t12 E1DATA31DATA31Hi-z Hi-z I t12 F3VSSMOP VSSMOP P P P s3o F5VSSOP VSSOP P P P s3o F2TOUT0/GPB0GPB0–/–O(L)/–I t8 F1TOUT1/GPB1GPB1–/–O(L)/–I t8 F4TOUT2/GPB2GPB2–/–O(L)/–I t8 G3TOUT3/GPB3GPB3–/–O(L)/–I t8 G4TCLK0/GPB4GPB4–/––/–I t8 G1nXBACK/GPB5GPB5–/––/–I t8 G5nXBREQ/GPB6GPB6–/––/–I t8 G2nXDACK1/GPB7GPB7–/––/–I t8 G6VDDalive VDDalive P P P d1i G7VDDiarm VDDiarm P P P d1c H1VSSiarm VSSiarm P P P s3i H4nXDREQ1/GPB8GPB8–/––/–I t8 H2nXDACK0/GPB9GPB9–/––/–I t8 H3nXDREQ0/GPB10GPB10–/––/–I t8 H5nTRST nTRST I I I is H6TCK TCK I I I is J1TDI TDI I I I is J3TMS TMS I I I is引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型J5TDO TDO O O O ot J4LEND:STH/GPC0GPC0–/–O(L)/–I t8 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t8 U8EINT9/GPG1GPG1–/––/–I t8 T8EINT10/nSS0/GPG2GPG2–/–/––/–/–I t8引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型L9EINT11/nSS1/GPG3GPG3–/–/––/–/–I t8 P9EINT12/LCD_PWREN/GPG4GPG4–/–/––/O(L)/–I t8 U9EINT13/SPIMISO1/GPG5GPG5–/–/––/Hi-z/–I t8 R9EINT14/SPIMOSI1/GPG6GPG6–/–/––/Hi-z/–I t8 T9VSSOP VSSOP P P P s3o N9VDDOP VDDOP P P P d3o N10VDDiarm VDDiarm P P P d1c M9VSSiarm VSSiarm P P P s3i R10EINT15/SPICLK1/GPG7GPG7–/–/––/Hi-z/–I t8 U10EINT16/GPG8GPG8–/––/–I t6 T10EINT17/GPG9GPG9–/––/–I t6 P10EINT18/GPG10GPG10–/––/–I t6 R11EINT19/TCLK1/GPG11GPG11–/–/––/–/–I t12 P11EINT20/XMON/GPG12GPG12–/–/––/O(L)/–I t12 U11EINT21/nXPON/GPG13GPG13–/–/––/O(L)/–I t12 T11EINT22/YMON/GPG14GPG14–/–/––/O(L)/–I t12 M11EINT23/nYPON/GPG15GPG15–/–/––/O(L)/–I t12 R12CLKOUT0/GPH9GPH9–/–O(L)/–I t12 U12CLKOUT1/GPH10GPH10–/–O(L)/–I t12 M10DP1/PDP0DP1––AI us N11DN1/PDN0DN1––AI us P13DP0DP0––AI us T12DN0DN0––AI us U13NCON NCON––I is R13R/nB R/nB––I is T13OM3OM3––I is U14OM2OM2––I is U15OM1OM1––I is R14OM0OM0––I is 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K14RXD1/GPH5GPH5–/––/–I t8引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型K13TXD2/nRTS1/GPH6GPH6–/–O(H)/–I t8 K12RXD2/nCTS1/GPH7GPH7–/––/–I t8J17nBATT_FLT nBATT_FLT––I isJ16nRSTOUT/GPA21nRSTOUT–/–O(L)/–O b8 J15PWREN PWREN O(H)O(L)O b8 J12nRESET nRESET––I isJ14VDDalive VDDalive P P P d1i J11EXTCLK EXTCLK––AI isJ13VDDi VDDi P P P d1c H17XTIpll XTIpll––AI m26 H16XTOpll XTOpll––AO m26 H15VSSi VSSi P P P s3i H13VSSOP VSSOP P P P s3o H14VDDMOP VDDMOP P P P d3o G17nFCE/GPA22nFCE O(H)/–O(H)/–O b8 G16nFRE/GPA20nFRE O(H)/–O(H)/–O b8 G15nFWE/GPA19nFWE O(H)/–O(H)/–O b8 G14ALE/GPA18ALE O(L)/–O(L)/–O b8 H12CLE/GPA17CLE O(L)/–O(L)/–O b8 G13nWAIT nWAIT––I isF17nGCS7:nSCS1nGCS7Hi-z O(H)O ot F16nGCS6:nSCS0nGCS6Hi-z O(H)O ot F15nGCS5/GPA16nGCS5Hi-z O(H)/–O ot E17nGCS4/GPA15nGCS4Hi-z O(H)/–O ot E14nGCS3/GPA14nGCS3Hi-z O(H)/–O ot E16nGCS2/GPA13nGCS2Hi-z O(H)/–O ot E15nGCS1/GPA12nGCS1Hi-z O(H)/–O ot D17nGCS0nGCS0Hi-z O(H)O ot D16SCKE SCKE Hi-z O(L)O ot D15VSSMOP VSSMOP P P P s3o F14SCLK1SCLK1Hi-z O(L)O t16 C17VDDi VDDi P P P d1c F13SCLK0SCLK0Hi-z O(L)O t16引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型B17VSSi VSSi P P P s3i E13nWE nWE Hi-z O(H)O(H)ot C16nOE nOE Hi-z O(H)O(H)ot A17nBE0:nWBE0:DQM0DQM0Hi-z O(H)O(H)ot B16nBE1:nWBE1:DQM1DQM1Hi-z O(H)O(H)ot C15nBE2:nWBE2:DQM2DQM2Hi-z O(H)O(H)ot A16nBE3:nWBE3:DQM3DQM3Hi-z O(H)O(H)ot B15nSRAS nSRAS Hi-z O(H)O(H)ot C14nSCAS nSCAS Hi-z O(H)O(H)ot A15VDDMOP VDDMOP P P P d3o F12VSSMOP VSSMOP P P P s3o B14ADDR0/GPA0ADDR0Hi-z/–O(L)/–O(L)ot D14ADDR1ADDR1Hi-z O(L)O(L)ot A14ADDR2ADDR2Hi-z O(L)O(L)ot C13ADDR3ADDR3Hi-z O(L)O(L)ot B13ADDR4ADDR4Hi-z O(L)O(L)ot D13ADDR5ADDR5Hi-z O(L)O(L)ot A13ADDR6ADDR6Hi-z O(L)O(L)ot C12ADDR7ADDR7Hi-z O(L)O(L)ot B12ADDR8ADDR8Hi-z O(L)O(L)ot G12ADDR9ADDR9Hi-z O(L)O(L)ot A12VSSMOP VSSMOP P P P s3o E11VDDMOP VDDMOP P P P d3o D12ADDR10ADDR10Hi-z O(L)O(L)ot E12ADDR11ADDR11Hi-z O(L)O(L)ot D11VDDi VDDi P P P d1c F11VSSi VSSi P P P s3i B11ADDR12ADDR12Hi-z O(L)O(L)ot A11ADDR13ADDR13Hi-z O(L)O(L)ot C11ADDR14ADDR14Hi-z O(L)O(L)ot G11ADDR15ADDR15Hi-z O(L)O(L)ot A10ADDR16/GPA1ADDR16Hi-z O(L)/–O(L)ot B10ADDR17/GPA2ADDR17Hi-z O(L)/–O(L)ot引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型C10VSSMOP VSSMOP P P P s3o E10ADDR18/GPA3ADDR18Hi-z/–O(L)O(L)ot D10ADDR19/GPA4ADDR19Hi-z/–O(L)O(L)ot F10ADDR20/GPA5ADDR20Hi-z/–O(L)O(L)ot A9ADDR21/GPA6ADDR21Hi-z/–O(L)O(L)ot D9ADDR22/GPA7ADDR22Hi-z/–O(L)O(L)ot E9ADDR23/GPA8ADDR23Hi-z/–O(L)O(L)ot B9ADDR24/GPA9ADDR24Hi-z/–O(L)O(L)ot C9ADDR25/GPA10ADDR25Hi-z/–O(L)O(L)ot E8ADDR26/GPA11ADDR26Hi-z/–O(L)O(L)ot C8VDDi VDDi P P P d1c F9VSSi VSSi P P P s3i D8VDDMOP VDDMOP P P P d3o G9VSSMOP VSSMOP P P P s3o B8DATA0DATA0Hi-z Hi-z Hi-z t12 A8DATA1DATA1Hi-z Hi-z Hi-z t12 D7DATA2DATA2Hi-z Hi-z Hi-z t12 E7DATA3DATA3Hi-z Hi-z Hi-z t12 C7DATA4DATA4Hi-z Hi-z Hi-z t12 B7DATA5DATA5Hi-z Hi-z Hi-z t12 A7DATA6DATA6Hi-z Hi-z Hi-z t12 C6DATA7DATA7Hi-z Hi-z Hi-z t12 A6VDDMOP VDDMOP P P P d3o F8VSSMOP VSSMOP P P P s3o F7DATA8DATA8Hi-z Hi-z Hi-z t12 B6DATA9DATA9Hi-z Hi-z Hi-z t12 D6DATA10DATA10Hi-z Hi-z Hi-z t12 A5DATA11DATA11Hi-z Hi-z Hi-z t12 C5DATA12DATA12Hi-z Hi-z Hi-z t12 B5DATA13DATA13Hi-z Hi-z Hi-z t12 D5DATA14DATA14Hi-z Hi-z Hi-z t12 A4DATA15DATA15Hi-z Hi-z Hi-z t12 B4VDDMOP VDDMOP P P P d3o博创科技第21页共21页表1-2 272脚FPGA引脚分配（图表9-9）引脚号引脚名默认功能I/O状态@BUS REQI/O状态@PWR-offI/O状态@nRESETI/O类型E6VSSMOP VSSMOP P P P s3o C4VDDi VDDi P P P d1c F6VSSi VSSi P P P s3i A3DATA16DATA16Hi-z Hi-z Hi-z t12 B3DATA17DATA17Hi-z Hi-z Hi-z t12 A2DATA18DATA18Hi-z Hi-z Hi-z t12 A1DATA19DATA19Hi-z Hi-z Hi-z t12 B2DATA20DATA20Hi-z Hi-z Hi-z t12备注：1. The @BUS REQ. shows the pin states at the external bus, which is used by the other bus master.2.“- ”标志说明在总线请求模式下引脚状态没有变化。
S3C2440重要资料
S3C2440与SDRAM的地址连线分析S3C2440有27根地址线ADDR[26:0]，8根片选信号ngcs0-ngcs7,对应bank0-ba nk7，当访问bankx的地址空间，ngcsx引脚为低电平，选中外设。
2^27=2^7 * 2^10 * 2^10 = 128Mbyte8*128Mbyte = 1Gbyte所以S3C2440总的寻址空间是1Gbyte。
市面上很少有32位宽度的单片SDRAM，一般选择2片16位SDRAM扩展得到32位SDRAM.选择的SDARM是HY57V561620F，4Mbit * 4bank *16，共32Mbyte。
首先了解下SDRAM的寻址原理。
SDRAM内部是一个存储阵列。
可以把它想象成一个表格。
和表格的检索原理一样，先指定行，再指定列，就可以准确找到所需要的存储单元。
这个表格称为逻辑B ANK。
目前的SDRAM基本都是4个BANK。
寻址的流程就是先指定BANK地址，再指定行地址，最后指定列地址。
这就是SDRAM的寻址原理。
存储阵列示意图如下：查看HY57V561620F的资料，这个SDRAM有13根行地址线 RA0-RA129根列地址线CA0-CA82根BANK选择线 BA0-BA1SDRAM的地址引脚是复用的，在读写SDRAM存储单元时，操作过程是将读写的地址分两次输入到芯片中，每一次都由同一组地址线输入。
两次送到芯片上去的地址分别称为行地址和列地址。
它们被锁存到芯片内部的行地址锁存器和列地址锁存器。
/RAS是行地址锁存信号，该信号将行地址锁存在芯片内部的行地址锁存器中；/CAS是列地址锁存信号，该信号将列地址锁存在芯片内部的列地址锁存器中。
地址连线如下图：SDRAM的A0接S3C2440的ADDR2,很多初学者都对这里又疑问。
A0为什么不接ADDR0？要理解这种接法，首先要清楚在CPU的寻址空间中，字节（8位）是表示存储容量的唯一单位。
用2片HY57V561620F扩展成32位SDRAM，可以认为每个存储单元是4个字节。
s3c2440芯片原理
s3c2440芯片原理
S3C2440是三星公司生产的一款32位嵌入式微处理器芯片，广
泛应用于嵌入式系统中，具有较高的性能和低功耗特点。
该芯片采
用ARM920T核心，集成了丰富的外设接口和功能模块，适用于多种
应用场景。
从原理上来说，S3C2440芯片的工作原理涉及到其内部结构和
外部接口。
首先，S3C2440芯片内部包含了ARM920T核心，该核心
是一种高性能、低功耗的32位RISC处理器，具有较强的运算能力
和低功耗特点。
此外，S3C2440还集成了存储控制器、多媒体接口、串行接口、并行接口、定时器、中断控制器等丰富的外设接口和功
能模块，可以满足不同嵌入式系统的需求。
在外部接口方面，S3C2440芯片具有丰富的外设接口，包括SDRAM控制器、NAND Flash控制器、LCD控制器、USB接口、以太网
接口等，这些接口可以与外部存储器、显示器、通信设备等进行连接，实现数据的输入、输出和处理。
此外，S3C2440还具有多个通
用输入输出引脚(GPIO)和模拟输入输出引脚(ADC)，可以实现与外部
设备的通信和控制。
总的来说，S3C2440芯片的工作原理涉及到其内部结构和外部接口，通过内部核心和外设接口的协同工作，实现了嵌入式系统的数据处理、存储、显示和通信等功能。
在实际应用中，开发人员可以根据具体的需求，灵活配置S3C2440芯片的各种功能模块和外设接口，实现不同应用场景下的嵌入式系统设计和开发。
S3C2440资料
S3C2440A32-BIT CMOSMICROCONTROLLERUSER'S MANUALRevision 1Important NoticeThe information in this publication has been carefully checked and is believed to be entirely accurate at the time of publication. Samsung assumes no responsibility, however, for possible errors or omissions, or for any consequences resulting from the use of the information contained herein. Samsung reserves the right to make changes in its products or product specifications with the intent to improve function or design at any time and without notice and is not required to update this documentation to reflect such changes.This publication does not convey to a purchaser of semiconductor devices described herein any license under the patent rights of Samsung or others. Samsung makes no warranty, representation, or guarantee regarding the suitability of its products for any particular purpose, nor does Samsung assume any liability arising out of the application or use of any product or circuit and specifically disclaims any and all liability, including without limitation any consequential or incidental damages."Typical" parameters can and do vary in different applications. All operating parameters, including "Typicals" must be validated for each customer application by the customer's technical experts. Samsung products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, for other applications intended to support or sustain life, or for any other application in which the failure of the Samsung product could create a situation where personal injury or death may occur.Should the Buyer purchase or use a Samsung product for any such unintended or unauthorized application, the Buyer shall indemnify and hold Samsung and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, expenses, and reasonable attorney fees arising out of, either directly or indirectly, any claim of personal injury or death that may be associated with such unintended or unauthorized use, even if such claim alleges that Samsung was negligent regarding the design or manufacture of said product.S3C2440A 32-Bit CMOS MicrocontrollerUser's Manual, Revision 1Publication Number: 21-S3-C2440A-072004© 2004 Samsung ElectronicsAll rights reserved. No part of this publication may be reproduced, stored in a retrieval system, or transmitted in any form or by any means, electric or mechanical, by photocopying, recording, or otherwise, without the prior written consent of Samsung Electronics.Samsung Electronics' microcontroller business has been awarded full ISO-14001certification (BVQ1 Certificate No. 9330). All semiconductor products are designed andmanufactured in accordance with the highest quality standards and objectives.Samsung Electronics Co., Ltd.San #24 Nongseo-Ri, Giheung- EupYongin-City, Gyeonggi-Do, KoreaC.P.O. Box #37, Suwon 449-900TEL:(82)-(031)-209-1490FAX:(82) (331) 209-1909Home-Page URL: /Printed in the Republic of KoreaTable of ContentsChapter 1Product OverviewIntroduction.........................................................................................................................................1-1 Features.............................................................................................................................................1-2 Block Diagram....................................................................................................................................1-5 Pin Assignments.................................................................................................................................1-6 Signal Descriptions..............................................................................................................................1-20 S3C2440A Special Registers................................................................................................................1-26 Chapter 2Programmer's ModelOverview.............................................................................................................................................2-1 Processor Operating States.........................................................................................................2-1 Switching State...........................................................................................................................2-1 Memory Formats.........................................................................................................................2-1 Big-Endian Format.......................................................................................................................2-2 Little-Endian Format....................................................................................................................2-2 Instruction Length........................................................................................................................2-2 Operating Modes.........................................................................................................................2-3 Registers....................................................................................................................................2-3 The Program Status Registers......................................................................................................2-7 Exceptions.................................................................................................................................2-10 Interrupt Latencies.......................................................................................................................2-15 Reset.........................................................................................................................................2-15Table of Contents (Continued)Chapter 3ARM Instruction SetInstruction Set Summay.......................................................................................................................3-1 Format Summary........................................................................................................................3-1 Instruction Summary....................................................................................................................3-2 The Condition Field..............................................................................................................................3-4 Branch and Exchange (Bx)...................................................................................................................3-5 Instruction Cycle Times................................................................................................................3-5 Assembler Syntax.......................................................................................................................3-5 Using R15 as an Operand............................................................................................................3-5 Branch and Branch with Link (B, Bl)......................................................................................................3-7 The Link Bit................................................................................................................................3-7 Instruction Cycle Times................................................................................................................3-7 Assembler Syntax.......................................................................................................................3-8 Data Processing..................................................................................................................................3-9 Cpsr Flags..................................................................................................................................3-11 Shifts.........................................................................................................................................3-12 Immediate Operand Rotates.........................................................................................................3-16 Writing to R15.............................................................................................................................3-16 Using R15 as an Operandy...........................................................................................................3-16 TEQ, TST, Cmp and Cmn Opcodes...............................................................................................3-16 Instruction Cycle Times................................................................................................................3-16 Assembler Syntax.......................................................................................................................3-17 Examples...................................................................................................................................3-17 Psr Transfer (MRS, MSR).....................................................................................................................3-18 Operand Restrictions...................................................................................................................3-18 Reserved Bits..............................................................................................................................3-20 Examples...................................................................................................................................3-20 Instruction Cycle Times................................................................................................................3-20 Assembly Syntax........................................................................................................................3-21 Examples...................................................................................................................................3-21 Multiply And Multiply-Accumulate (MUL, MLA).......................................................................................3-22 Cpsr Flags..................................................................................................................................3-24 Instruction Cycle Times................................................................................................................3-24 Assembler Syntax.......................................................................................................................3-24 Examples...................................................................................................................................3-24 Multiply Long And Multiply-Accumulate Long (MULL, MLAL)...................................................................3-25 Operand Restrictions...................................................................................................................3-26 Cpsr Flags..................................................................................................................................3-26 Instruction Cycle Times................................................................................................................3-26 Assembler Syntax.......................................................................................................................3-27 Examples...................................................................................................................................3-27Table of Contents (Continued)Chapter 3ARM Instruction Set (Continued)Single Data Transfer (LDR, STR)...........................................................................................................3-28 Offsets and Auto-Indexing............................................................................................................3-29 Shifted Register Offset.................................................................................................................3-29 Bytes and Words........................................................................................................................3-29 Use of R15..................................................................................................................................3-31 Example.....................................................................................................................................3-31 Data Aborts................................................................................................................................3-31 Instruction Cycle Times................................................................................................................3-31 Assembler Syntax.......................................................................................................................3-32 Examples...................................................................................................................................3-33 Halfword and Signed Data Transfer (LDRH/STRH/LDRSB/LDRSH)...........................................................3-34 Offsets and Auto-Indexing............................................................................................................3-35 Halfword Load and Stores.............................................................................................................3-36 Use of R15..................................................................................................................................3-37 Data Aborts................................................................................................................................3-37 Instruction Cycle Times................................................................................................................3-37 Assembler Syntax.......................................................................................................................3-38 Examples...................................................................................................................................3-39 Block Data Transfer (LDM, STM)...........................................................................................................3-40 The Register List.........................................................................................................................3-40 Addressing Modes.......................................................................................................................3-41 Address Alignment......................................................................................................................3-41 Use of the S Bit...........................................................................................................................3-43 Use of R15 as The Base..............................................................................................................3-43 Inclusion of the Base in the Register List.......................................................................................3-44 Data Aborts................................................................................................................................3-44 Instruction Cycle Times................................................................................................................3-44 Assembler Syntax.......................................................................................................................3-45 Examples...................................................................................................................................3-46 Single Data Swap (SWP).....................................................................................................................3-47 Bytes and Words........................................................................................................................3-47 Use of R15..................................................................................................................................3-48 Data Aborts................................................................................................................................3-48 Instruction Cycle Times................................................................................................................3-48 Assembler Syntax.......................................................................................................................3-48 Software Interrupt (SWI).......................................................................................................................3-49 Return from the Supervisor...........................................................................................................3-49 Comment Field............................................................................................................................3-49 Instruction Cycle Times................................................................................................................3-49 Assembler Syntax.......................................................................................................................3-50 Coprocessor Data Operations (CDP).....................................................................................................3-51 Coprocessor Instructions..............................................................................................................3-51 Instruction Cycle Times................................................................................................................3-52 Examples...................................................................................................................................3-52Table of Contents (Continued)Chapter 3ARM Instruction Set (Continued)Coprocessor Data Transfers (LDC, STC)................................................................................................3-53 The Coprocessor Fields...............................................................................................................3-54 Addressing Modes.......................................................................................................................3-54 Address Alignment......................................................................................................................3-54 Data Aborts................................................................................................................................3-54 Assembler Syntax.......................................................................................................................3-55 Examples...................................................................................................................................3-55 Coprocessor Register Transfers (MRC, MCR).................................................................................3-56 The Coprocessor Fields...............................................................................................................3-56 Transfers to R15..........................................................................................................................3-57 Transfers from R15......................................................................................................................3-57 Instruction Cycle Times................................................................................................................3-57 Assembler Syntax.......................................................................................................................3-57 Examples...................................................................................................................................3-57 Undefined Instruction...................................................................................................................3-58 Instruction Cycle Times................................................................................................................3-58 Assembler Syntax.......................................................................................................................3-58 Instruction Set Examples.............................................................................................................3-59 Using the Conditional Instructions.................................................................................................3-59 Pseudo-Random Binary Sequence Generator.................................................................................3-61 Multiplication by Constant Using the Barrel Shifter..........................................................................3-61 Loading a Word from an Unknown Alignment.................................................................................3-63 Chapter 4Thumb Instruction SetThumb Instruction Set Format...............................................................................................................4-1 Format Summary........................................................................................................................4-2 Opcode Summary.......................................................................................................................4-3 Format 1: Move Shifted Register...........................................................................................................4-5 Operation....................................................................................................................................4-5 Instruction Cycle Times................................................................................................................4-6 Examples...................................................................................................................................4-6 Format 2: Add/Subtract........................................................................................................................4-7 Operation....................................................................................................................................4-7 Instruction Cycle Times................................................................................................................4-8 Examples...................................................................................................................................4-8 Format 3: Move/Compare/Add/Subtract Immediate.................................................................................4-9 Operations..................................................................................................................................4-9 Instruction Cycle Times................................................................................................................4-10 Examples...................................................................................................................................4-10Table of Contents (Continued)Chapter 4Thumb Instruction Set (Continued)Format 4: ALU Operations....................................................................................................................4-11 Operation....................................................................................................................................4-11 Instruction Cycle Times................................................................................................................4-12 Examples...................................................................................................................................4-12 Format 5: Hi-Register Operations/Branch Exchange...............................................................................4-13 Operation....................................................................................................................................4-13 Instruction Cycle Times................................................................................................................4-14 The BX Instruction.......................................................................................................................4-14 Examples...................................................................................................................................4-15 Using R15 As an Operand............................................................................................................4-15 Format 6: PC-Relative Load..................................................................................................................4-16 Operation....................................................................................................................................4-16 Instruction Cycle Times................................................................................................................4-17 Examples...................................................................................................................................4-17 Format 7: Load/Store With Register Offset.............................................................................................4-18 Operation....................................................................................................................................4-19 Instruction Cycle Times................................................................................................................4-19 Examples...................................................................................................................................4-19 Format 8: Load/Store Sign-Extended Byte/Halfword................................................................................4-20 Operation....................................................................................................................................4-20 Instruction Cycle Times................................................................................................................4-21 Examples...................................................................................................................................4-21 Format 9: Load/Store With Immediate Offset..........................................................................................4-22 Operation....................................................................................................................................4-23 Instruction Cycle Times................................................................................................................4-23 Examples...................................................................................................................................4-23 Format 10: Load/Store Halfword............................................................................................................4-24 Operation....................................................................................................................................4-24 Examples...................................................................................................................................4-25 Format 11: SP-Relative Load/Store.......................................................................................................4-26 Operation....................................................................................................................................4-26 Instruction Cycle Times................................................................................................................4-27 Examples...................................................................................................................................4-27 Format 12: Load Address.....................................................................................................................4-28 Operation....................................................................................................................................4-28 Instruction Cycle Times................................................................................................................4-29 Examples...................................................................................................................................4-29 Format 13: Add Offset to Stack Pointer.................................................................................................4-30 Operation....................................................................................................................................4-30 Instruction Cycle Times................................................................................................................4-30 Examples...................................................................................................................................4-30。
ARM samsung 2440中文手册 s3c2440a_17RTC
第十七章实时时钟17.1概述实时时钟（RTC）单元在系统电源关闭的情况下可以在备用电池下工作。
RTC可以使用STRB/LDRB ARM操作传输二进制码十进制数的8位数据给CPU。
数据包括秒、分钟、小时、日期、天、月、年的时间信息。
RTC单元可以在32.768KHz的外部晶振下工作，可以可以执行报警功能。
17.2特点-BCD数：秒、分钟、小时、日期、日、月、年-闰年生成器-报警功能：报警中断或从掉电模式中唤醒-已经解决2000年问题-独立电源引脚（RTCVDD）-支持对于实时内核时间节拍的毫秒节拍时间中断17.3实时时钟操作17.3.1闰年发生器闰年发生器可以基于BCDDATE、BCDMON、BCDYEAR的数据，从28、29、30、31中确定每个月的最后一天。
该模块在确定某月最后一天的时候会考虑闰年的因素。
一个8位的计数器仅能代表两个BCD数字，所以它不能确定是否是00年（该年的最后两个数字是00）。
例如，它不能区别1900年和2000年。
为了解决这个问题，S3C2440A的RTC模块有一个硬件逻辑来支持在2000年的闰年。
记录1900年不是闰年而2000年是闰年。
因此两个数字00在S3C2440A中记录的是2000年而不是1900年。
17.3.2读写寄存器为了写RTC模块中的BCD寄存器，RTCCON寄存器的位0必须置1。
为了显示秒分小时星期日月年，CPU应该分别读取在RTC模块中的BCDSEC，BCDMIN，BCDHOUR，BCDDAY，BCDDATE，BCDMON，和BCDYEAR。
但是，因为多寄存器读取可能存在一秒的误差。
例如，当用户读BCDYEAR和BCDMON，结构假定是2059年12月31日23点59分。
当用户读BCDSEC寄存器，值的范围是从1到59（秒）就没有问题，但是如果值是0，年月日就变成了2060年1月1日0时0分因为有刚才提到的1秒误差。
在这种情况下如果BCDSEC为0，用户应该重读BCDYEAR到BCDSEC。
s3c2440芯片中文手册-19 SDIO
19.5.2 SDI 波特率预定标器寄存器
SDI Baud Rate Prescaler Register (SDIPRE)
寄存器
地址
读写
描述
SDIPRE
0x5A000004 R/W SDI波特率预定标器寄存器
复位值 0x01
命令响应超时（64clk）。通过对该位置 1，该标志 被清除。0：不侦测 1：超时
收到命令响应。通过对该位置 1，该标志被清除。 0：不侦测 1：响应结束 命令传输在过程中。 0：不侦测 1：命令在过程中 有开始两位（8 位）的响应索引 6 位
0 0 0 0 0 0x00
SDI Response Register 0(SDIRSP0)
S3C2440A 中文 Datasheet 第十九章 MMC/SD/SDIO 控制器
联系信箱: admin@ Forum: /
第十九章 MMC/SD/SDIO 控制器
19.1 特点
- 兼容 SD 存储卡规格（1.0 版本）或 MMC 规格（2.11 版本） - 兼容 SDIO 卡规格（1.0 版本） - 用于数据接收发送的 16 字（64 字节）FIFO - 40 位的命令寄存器 - 136 位的响应寄存器 - 8 位的预定标器逻辑（频率=系统时钟/（P+1）） - 通常模式或 DMA 传输模式（字节、半字及字传输） - DMA burst4 访问支持（仅字传输） - 1 位/4 位（宽总线）模式及模块/流模式开关支持
19.2 模块图
19.3 SD 操作
串行时钟线同步在五根数据线上的信息移位和采样。传输频率通过设定 SDIPRE 寄存器的 相应位的设定来控制。你可以修改频率来调节波特率数据寄存器值。
S3C2440中文翻译之引脚描述
S3C2440译者：☆翔子★OM[1:0] I 这两bit用于把2440设置成TEST模式，也用于设置nGCS0总线的宽度。
00：nand-boot；01：16bit；10：32bit11：test modeADDR[26:0] O 地址总线。
存储器输出的对应bank的地址线，27bit刚好128M空间。
DATA[31:0] IO 数据总线。
存储器读的时候输入，写的时候输出。
总线宽度可编程：8/16/32bit。
nGCS[7:0] O 通用芯片选择。
当一个存储器的地址命中某个bank的地址范围内时，对应的nGCS[7:0]就被激活。
访问周期号和bank大小可编程。
nWE O 写使能。
指示当前总线周期是一个写周期nOE O 读（输出）使能。
指示当前总线周期是一个读周期nXBREQ I 总线保持请求。
允许其他的总线master去请求本地总线的控制。
BACK有效指示总线控制已经生效（批准了）。
nXBACK I 总线保持应答。
指示2440交出总线控制权给另一个总线master。
nWAIT I 请求延长当前总线周期。
只要该信号是L电平，当前总线周期不能被完成。
SD R A M/SR A MnSRAS O SDRAM行地址strobe (行地址最大限制数)nSCAS O SDRAM列地址strobe (列地址最大限制数)nSCS[1:0] O SDRAM芯片选择DQM[3:0] O SDRAM数据mask（掩码）SCLK[1:0] O SDRAM时钟SCKE O SDRAM时钟使能nBE[3:0] O 高字节/低字节使能(在16bit SRAM情况下使用) nBWE[3:0] O 写字节使能N A N D Fl as hCLE O 命令锁存使能ALE O 地址锁存使能nFCE O Nand flash 芯片使能nFRE O Nand flash读使能nFWE O Nand flash写使能NCON I Nand flash配置FRnB I Nand flash 准备好/忙信号（ready/busy）如果没有使用Nand flash控制器，必须为高电平（VDDMOP）LC DVD[23:0] O STN/TFT/SEC TFT ：LCD数据总线LCD_PWREN O STN/TFT/SEC TFT ：LCD面板电源使能控制信号VCLK O STN/TFT：LCD时钟信号VFRAME O STN：LCD帧信号VLINE O STN：LCD行信号VM O STN：VM交替行列电压极性。
s3c2440串口文档
s3c2440的UART提供了三个同步串行IO口，第一个串口都可以使用中断模式和DMA模式，换句话说就是UART可以产生一个中断或者是DMA请求使数据在CPU 和UART之间进行传递。
UART在系统时钟下可以支持最高位传送为115.2K BPS.如果一个外部设备能过UEXTCLK为UART提供时钟，UART可以达到更高的速度。
每个UART通道包括两个64字节的FIFO作为接收数据和发送数据使用。
s3c2440的UART包括可编程的波特率，红外收发，一个或者两个停止位。
5位，6们，7位，8位的数据位和校验检测。
每一个UART包括一个波特率产生器，发送器，接收器和一个控制单元。
如图11－1所示。
波特率产生器可以使用PCLK,FCLK/n或者UEXTCLK之一控制。
发送器和接收器包含64字节的FIFO和一个数据移位器。
数据先写到FIFO中然后再拷贝到发送移位器中，然后再移位发送通过数据针TxDn。
在些期间远端发送过来的数据通过针RxDn进入到移位器中再拷贝到接收器的FIFO中去。
属性－－RxD0,TxD0,RxD1,TxD1,Rxd2,和TxD2都可使用基于DMA的和中断的操作。
－－UART通道0，1，和2都拥有IrDA和64字节的FIFO－－UART通道0和1：nRTS0,nCTS0,nRTS1,nCTS1－－收发数据时支持握手UART的操作下面这些章节将要讲述UART的操作，包括数据传输，数据接收，产生中断，波特率的产生回环模式，红外模式和自动流控制。
数据传输发送的数据帧是可以改变的，它由起始位5~8个数据位一个可选的校验位和1~2个停止位构成。
这些都可以通过策略控制器ULCONn设置。
数据发送器也可以产生一个停止标志，它可以强迫串口输出逻辑0达一帧的时间，它在一个字传输完成以后阻塞了停止信号的传送。
然后继续传输数据到Tx FIFO中。
数据接收与数据的发送相似，接收到的数据帧也是可以修改的。
它包括一个起始位，五到八个数据位，一个可选的校验位和一到两个停止位。
S3C2440中文部分文档
程序员模型S3C2440A RISC微处理器2-10快中断FIQFIQ（快中断请求）异常是为支持数据传输或通道处理而设计的，在ARM状态拥有足够的私有寄存器来消除对寄存器保存的需求（这样最小化了对上下文的切换的开销）。
将nFIQ输入端拉低可以实现外部产生FIQ。
由ISYNC输入信号端的状态决定是同步还是异步传输。
当ISYNC为低电平，认为nFIQ 和nIRQ为异步，中断前会引起同步周期延迟并影响处理器流程。
无论是从ARM还是Thumb状态进入的异常，FIQ处理时执行SUBS PC,R14_fiq,#4时，都应该避免中断。
如果设置CPSR的F标志位，FIQ将会被禁止（但主义这不可能在用户模式中发生）。
如果F标志位为零，ARM920T 将在每条指令末检测FIQ同步发生器的输出是否为低电平。
中断IRQIRQ（中断请求）异常是一个由nIRQ输入端的低电平产生的一个普通中断。
IRQ的优先级低于FIQ，当进入了相关的FIQ，会屏蔽IRQ。
除非是在特权(非用户)模式，其他任何时刻都禁止设置CPSR内的I位。
无论是从ARM还是Thumb状态进入的异常，IRQ处理时执行SUBS PC,R14_fiq,#4 时，都应该避免中断。
中止中止表示不能完成当前对存储器的访问。
通过外部ABORT输入端指示的。
ARM920T在存储器访问周期期间检测中止异常。
有两种类型的中止：●预取中止（Prefetch Abort）：发生在指令预取期间●数据中止（Date Abort）：发生在数据访问期间如果发生预取中止，将屏蔽预取指并为无效，但并不会立刻带来异常，直到指令到达流水线的执行阶段才发生。
若未执行该指令，将不会发生中止，因为流水线发生了分支。
如果发生数据中止，由指令类型决定其行为：●单一的数据转移指令（LDR，STR）回写到被修改的基址寄存器：中止处理程序必须意识到这点。
●交换指令（SWP）执行失败，就如同没有被执行。
●块数据转移指令（LDM，STM）完成。
S3C2440中文翻译之引脚描述
S3C2440译者：☆翔子★OM[1:0] I 这两bit用于把2440设置成TEST模式，也用于设置nGCS0总线的宽度。
00：nand-boot；01：16bit；10：32bit11：test modeADDR[26:0] O 地址总线。
存储器输出的对应bank的地址线，27bit刚好128M空间。
DATA[31:0] IO 数据总线。
存储器读的时候输入，写的时候输出。
总线宽度可编程：8/16/32bit。
nGCS[7:0] O 通用芯片选择。
当一个存储器的地址命中某个bank的地址范围内时，对应的nGCS[7:0]就被激活。
访问周期号和bank大小可编程。
nWE O 写使能。
指示当前总线周期是一个写周期nOE O 读（输出）使能。
指示当前总线周期是一个读周期nXBREQ I 总线保持请求。
允许其他的总线master去请求本地总线的控制。
BACK有效指示总线控制已经生效（批准了）。
nXBACK I 总线保持应答。
指示2440交出总线控制权给另一个总线master。
nWAIT I 请求延长当前总线周期。
只要该信号是L电平，当前总线周期不能被完成。
SD R A M/SR A MnSRAS O SDRAM行地址strobe (行地址最大限制数)nSCAS O SDRAM列地址strobe (列地址最大限制数)nSCS[1:0] O SDRAM芯片选择DQM[3:0] O SDRAM数据mask（掩码）SCLK[1:0] O SDRAM时钟SCKE O SDRAM时钟使能nBE[3:0] O 高字节/低字节使能(在16bit SRAM情况下使用) nBWE[3:0] O 写字节使能N A N D Fl as hCLE O 命令锁存使能ALE O 地址锁存使能nFCE O Nand flash 芯片使能nFRE O Nand flash读使能nFWE O Nand flash写使能NCON I Nand flash配置FRnB I Nand flash 准备好/忙信号（ready/busy）如果没有使用Nand flash控制器，必须为高电平（VDDMOP）LC DVD[23:0] O STN/TFT/SEC TFT ：LCD数据总线LCD_PWREN O STN/TFT/SEC TFT ：LCD面板电源使能控制信号VCLK O STN/TFT：LCD时钟信号VFRAME O STN：LCD帧信号VLINE O STN：LCD行信号VM O STN：VM交替行列电压极性。
理解s3c2440SDRAM
SDRAM（Synchronous Dynamic Random Access Memory，同步动态随机存储器）也就是通常所说的内存。
内存的工作原理、控制时序、及相关控制器的配置方法一直是嵌入式系统学习、开发过程中的一个难点。
我们从其硬件的角度来分析其原理，然后再引出SDRAM的驱动编写过程。
内存是代码的执行空间，以PC机为例，程序是以文件的形式保存在硬盘里面的，程序在运行之前先由操作系统装载入内存中，由于内存是RAM（随机访问存储器），可以通过地址去定位一个字节的数据，CPU在执行程序时将PC的值设置为程序在内存中的开始地址， CPU会依次的从内存里取址，译码，执行，在内存没有被初始化之前，内存好比是未建好的房子，是不能读取和存储数据的，因此我们要想让MTOS运行在内存里必须进行内存的初始化。
通用存储设备：在介绍内存工作原理之前有必要了解下存储设备的存储方式：ROM，RAM● ROM(Read-Only Memory)：只读存储器，是一种只能读出事先所存数据的固态半导体存储器。
其特性是一旦储存资料就无法再将之改变或删除。
通常用在不需经常变更资料的电子或电脑系统中，资料并且不会因为电源关闭而消失。
如：PC里面的BIOS。
● RAM(Random Access Memory) ：随机访问存储器，存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。
可以理解为，当你给定一个随机有效的访问地址，RAM会返回其存储内容(随机寻址)，它访问速度与地址的无关。
这种存储器在断电时将丢失其存储内容，故主要用于存储短时间内随机访问使用的程序。
计算机系统里内存地址是一个四字节对齐的地址（32位机），CPU的取指，执行，存储都是通过地址进行的，因此它可以用来做内存。
RAM按照硬件设计的不同，随机存储器又分为DRAM（Dynamic RAM)动态随机存储器和SRAM（Static RAM)静态随机存储器。
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S3C2440X RISC MICROPROCESSOR PRODUCT OVERVIEW PRODUCT OVERVIEWINTRODUCTIONThis manual describes SAMSUNG's S3C2440X16/32-bit RISC microprocessor.SAMSUNG’s S3C24440X is designed to provide hand-held devices and general applications with low-power,and high-performance micro-controller solution in small die size.To reduce total system cost,the S3C2440X includes the following components separate16KB Instruction and16KB Data Cache,MMU to handle virtual memory management,LCD Controller (STN&TFT),NAND Flash Boot Loader,System Manager(chip select logic and SDRAM Controller),3-ch UART, 4-ch DMA,4-ch Timers with PWM,I/O Ports,RTC,8-ch10-bit ADC and Touch Screen Interface,Camera interface,IIC-BUS Interface,IIS-BUS Interface,USB Host,USB Device,SD Host&Multi-Media Card Interface,2-ch SPI and PLL for clock generation.The S3C2440X has been developed using an ARM920T core,0.13um CMOS standard cells and a memory complier.Its low-power,simple,elegant and fully static design is particularly suitable for cost-and power-sensitive applications.It adopts a new bus architecture known as Advanced Micro controller Bus Architecture(AMBA).The S3C2440X offers outstanding features with its CPU core,a16/32-bit ARM920T RISC processor designed by Advanced RISC Machines,Ltd.The ARM920T implements MMU,AMBA BUS,and Harvard cache architecture with separate16KB instruction and16KB data caches,each with an8-word line length.By providing a complete set of common system peripherals,the S3C2440X minimizes overall system costs and eliminates the need to configure additional components.The integrated on-chip functions that are described in this document include:• 1.2V internal,1.8V/2.5V/3.3V memory,3.3V external I/O microprocessor with16KB I-Cache/16KB D-Cache/MMU•External memory controller(SDRAM Control and Chip Select logic)•LCD controller(up to4K color STN and256K color TFT)with1-ch LCD-dedicated DMA•4-ch DMAs with external request pins•3-ch UART(IrDA1.0,64-Byte Tx FIFO,and64-Byte Rx FIFO)/2-ch SPI•1-ch multi-master IIC-BUS/1-ch IIS-BUS controller•SD Host interface version1.0&Multi-Media Card Protocol version2.11compatible•2-port USB Host/1-port USB Device(ver1.1)•4-ch PWM timers&1-ch internal timer•Watch Dog Timer•130-bit general purpose I/O ports/24-ch external interrupt source•Power control:Normal,Slow,Idle and Sleep mode•8-ch10-bit ADC and Touch screen interface•RTC with calendar function•On-chip clock generator with PLLPRODUCT OVERVIEW S3C2440X FEATURESArchitecture•Integrated system for hand-held devices and general embedded applications.•16/32-Bit RISC architecture and powerful instruction set with ARM920T CPU core.•Enhanced ARM architecture MMU to support WinCE,EPOC32and Linux.•Instruction cache,data cache,write buffer and Physical address TAG RAM to reduce the effect of main memory bandwidth and latency onperformance.•ARM920T CPU core supports the ARM debug architecture.•Internal Advanced Microcontroller BusArchitecture(AMBA)(AMBA2.0,AHB/APB). System Manager•Little/Big Endian support.•Address space:128M bytes for each bank(total 1G bytes).•Supports programmable8/16/32-bit data bus width for each bank.•Fixed bank start address from bank0to bank6.•Programmable bank start address and bank size for bank7.•Eight memory banks:–Six memory banks for ROM,SRAM,and others.–Two memory banks for ROM/SRAM/Synchronous DRAM.•Complete Programmable access cycles for all memory banks.•Supports external wait signals to expend the bus cycle.•Supports self-refresh mode in SDRAM for power-down.•Supports various types of ROM for booting (NOR/NAND Flash,EEPROM,and others).NAND Flash Boot Loader•Supports booting from NAND flash memory.•4KB internal buffer for booting.•Supports storage memory for NAND flash memory after booting.•Supports Advanced NAND flashCache Memory•64-way set-associative cache with I-Cache (16KB)and D-Cache(16KB).•8words length per line with one valid bit and two dirty bits per line.•Pseudo random or round robin replacement algorithm.•Write-through or write-back cache operation to update the main memory.•The write buffer can hold16words of data and four addresses.Clock&Power Manager•On-chip MPLL and UPLL:UPLL generates the clock to operate USBHost/Device.MPLL generates the clock to operate MCU atmaximum400Mhz@1.2V.•Clock can be fed selectively to each function block by software.•Power mode:Normal,Slow,Idle,and Sleep modeNormal mode:Normal operating modeSlow mode:Low frequency clock without PLL Idle mode:The clock for only CPU is stopped.Sleep mode:The Core power including allperipherals is shut down.•Woken up by EINT[15:0]or RTC alarm interrupt from Sleep modeS3C2440X PRODUCT OVERVIEW FEATURES(Continued)Interrupt Controller•59Interrupt sources(One Watch dog timer,5timers,9UARTs,24external interrupts,4DMA,2RTC,2ADC,1IIC, 2SPI,1SDI,2USB,1LCD,1Battery Fault,1NAND and2Camera)•Level/Edge mode on external interrupt source •Programmable polarity of edge and level •Supports Fast Interrupt request(FIQ)for very urgent interrupt requestTimer with Pulse Width Modulation(PWM)•4-ch16-bit Timer with PWM/1-ch16-bit internal timer with DMA-based or interrupt-basedoperation•Programmable duty cycle,frequency,and polarity •Dead-zone generation•Supports external clock sourcesRTC(Real Time Clock)•Full clock feature:msec,second,minute,hour, date,day,month,and year•32.768KHz operation•Alarm interrupt•Time tick interruptGeneral Purpose Input/Output Ports•24external interrupt ports•Multiplexed input/output portsUART•3-channel UART with DMA-based or interrupt-based operation•Supports5-bit,6-bit,7-bit,or8-bit serial data transmit/receive(Tx/Rx)•Supports external clocks for the UART operation (UARTCLK)•Programmable baud rate•Supports IrDA1.0•Loopback mode for testing•Each channel has internal64-byte Tx FIFO and64-byte Rx FIFO.DMA Controller•4-ch DMA controller•Supports memory to memory,IO to memory, memory to IO,and IO to IO transfers•Burst transfer mode to enhance the transfer rate A/D Converter&Touch Screen Interface•8-ch multiplexed ADC•Max.500KSPS and10-bit Resolution •Internal FET for direct Touch screen interface LCD Controller STN LCD Displays Feature •Supports3types of STN LCD panels:4-bit dual scan,4-bit single scan,8-bit single scan display type•Supports monochrome mode,4gray levels,16 gray levels,256colors and4096colors for STN LCD•Supports multiple screen size–Maximum screen size:2048x1024–Recommended screen size:max800x600–Maximum virtual screen size is4Mbytes.–Maximum virtual screen size in256color mode: 4096x1024,2048x2048,1024x4096and othersTFT(Thin Film Transistor)Color Displays Feature •Supports1,2,4or8bpp(bit-per-pixel)palette color displays for color TFT•Supports16bpp non-palette true-color displays for color TFT•Supports maximum16M color TFT at24bpp mode•Supports multiple screen size–Maximum screen size:2048x1024–Recommended screen size:max800x600–Maximum virtual screen size is4Mbytes.–Maximum virtual screen size in64K color mode: 2048x1024,and othersPRODUCT OVERVIEW S3C2440X FEATURES(Continued)Watchdog Timer•16-bit Watchdog Timer•Interrupt request or system reset at time-outIIC-Bus Interface•1-ch Multi-Master IIC-Bus•Serial,8-bit oriented and bi-directional data transfers can be made at up to100Kbit/s inStandard mode or up to400Kbit/s in Fast mode. IIS-Bus Interface•1-ch IIS-bus for audio interface with DMA-based operation•Serial,8-/16-bit per channel data transfers•128Bytes(64-Byte+64-Byte)FIFO for Tx/Rx •Supports IIS format and MSB-justified data format USB Host•2-port USB Host•Complies with OHCI Rev.1.0•Compatible with USB Specification version1.1 USB Device•1-port USB Device•5Endpoints for USB Device•Compatible with USB Specification version1.1 SD Host Interface•Compatible with SD Memory Card Protocol version1.0•Compatible with SDIO Card Protocol version1.0•Bytes FIFO for Tx/Rx•DMA based or Interrupt based operation •Compatible with Multimedia Card Protocol version2.11SPI Interface•Compatible with2-ch Serial Peripheral Interface Protocol version2.11•2x8bits Shift register for Tx/Rx•DMA-based or interrupt-based operation Camera Interface•ITU601/ITU656-format input support(8-bit)•YCrCb4:2:2to4:2:0down-sampling•Up to1016Horizontal resolution support Operating Voltage Range•Core:1.2V•Memory:1.8V/2.5V/3.3V•I/O:3.3VOperating Frequency•Up to400MHzPackage•289-FBGAS3C2440XPRODUCT OVERVIEWBLOCK DIAGRAMARM920TARM9TDMI Processor core(Internal Embedded ICE)DD[31:0]WriteBack PA Tag RAMData MMUC13DVA[31:0]DV 2A[31:0]Instruction CACHE (16KB)Instruction MMUExternal Coproc InterfaceC13ID[31:0]IPA[31:0]IV 2A[31:0]CP15Write Buffer AMBA Bus I/FJTAGData CACHE (16KB)WBPA[31:0]DPA[31:0]Bridge &DMA (4Ch)Clock Generator(MPLL)A HB B U SMemory CONT.SRAM/NOR/SDRAMBUS CONT.Arbitor/Decode Power Management Interrupt B Host CONT.ExtMaster LCD DMALCD CONT.AP B B U SI2CGPIO I2S RTC SPIADC SDI/MMC USB Device Watchdog Timer BUS CONT.Arbitor/Decode Timer/PWM 0~3,4(Internal)SPI 0,1UART 0,1,2NAND Ctrl.NAND Flash BootLoaderCamera InterfaceFigure 1-1.S3C2440X Block DiagramPRODUCT OVERVIEW S3C2440X PIN ASSIGNMENTSUTRPNMLKJHGFEDCBA1234567891011121314151617BOTTOM VIEWFigure1-2.S3C2440X Pin Assignments(289-FBGA)S3C2440X PRODUCT OVERVIEW Table1-1.289-Pin FBGA Pin Assignments–Pin Number Order(Sheet1of3)Pin Number Pin Name PinNumberPin Name PinNumberPin NameA1VDDi C1VDDMOP E1nFRE/GPA20 A2SCKE C2nGCS5/GPA16E2VSSMOPA3VSSi C3nGCS2/GPA13E3nGCS7A4VSSi C4nGCS3/GPA14E4nWAITA5VSSMOP C5nOE E5nBE3A6VDDi C6nSRAS E6nWEA7VSSMOP C7ADDR4E7ADDR1A8ADDR10C8ADDR11E8ADDR6A9VDDMOP C9ADDR15E9ADDR14A10VDDi C10ADDR21/GPA6E10ADDR23/GPA8 A11VSSMOP C11ADDR24/GPA9E11DATA2A12VSSi C12DATA1E12DATA20A13DATA3C13DATA6E13DATA19A14DATA7C14DATA11E14DATA18A15VSSMOP C15DATA13E15DATA17A16VDDi C16DATA16E16DATA21A17DATA10C17VSSi E17DATA24B1VSSMOP D1ALE/GPA18F1VDDiB2nGCS1/GPA12D2nGCS6F2VSSiB3SCLK1D3nGCS4/GPA15F3nFWE/GPA19 B4SCLK0D4nBE0F4nFCE/GPA22 B5nBE1D5nBE2F5CLE/GPA17B6VDDMOP D6nSCAS F6nGCS0B7ADDR2D7ADDR7F7ADDR0/GPA0 B8ADDR9D8ADDR5F8ADDR3B9ADDR12D9ADDR16/GPA1F9ADDR18/GPA3 B10VSSi D10ADDR20/GPA5F10DATA4B11VDDi D11ADDR26/GPA11F11DATA5B12VDDMOP D12DATA0F12DATA27B13VSSMOP D13DATA8F13DATA31B14VDDMOP D14DATA14F14DATA26B15DATA9D15DATA12F15DATA22B16VDDMOP D16VSSMOP F16VDDiB17DATA15D17VSSMOP F17VDDMOPPRODUCT OVERVIEW S3C2440X Table1-1.289-Pin FBGA Pin Assignments–Pin Number Order(Sheet2of3)Pin Number Pin Name PinNumberPin Name PinNumberPin NameG1VSSOP J1VDDOP L1LEND/GPC0G2CAMHREF/GPJ10J2VDDiarm L2VDDiarmG3CAMDATA1/GPJ1J3CAMCLKOUT/GPJ11L3nXDACK0/GPB9G4VDDalive J4CAMRESET/GPJ12L4VCLK/GPC1G5CAMPCLK/GPJ8J5TOUT1/GPB1L5nXBREQ/GPB6G6FRnB J6TOUT0/GPB0L6VD1/GPC9G7CAMVSYNC/GPJ9J7TOUT2/GPB2L7VFRAME/GPC3G8ADDR8J8CAMDATA6/GPJ6L8I2SSDI/nSS0/GPE3G9ADDR17/GPA2J9SDDAT3/GPE10L9SPICLK0/GPE13G10ADDR25/GPA10J10EINT10/nSS0/GPG2L10EINT15/SPICLK1/GPG7 G11DATA28J11TXD2/nRTS1/GPH6L11EINT22/GPG14G12DATA25J12PWREN L12XtortcG13DATA23J13TCK L13EINT2/GPF2G14XTIpll J14TMS L14EINT5/GPF5G15XTOpll J15RXD2/nCTS1/GPH7L15EINT6/GPF6G16DATA29J16TDO L16EINT7/GPF7G17VSSi J17VDDalive L17nRTS0/GPH1H1VSSiarm K1VSSiarm M1VLINE/GPC2H2CAMDATA7/GPJ7K2nXBACK/GPB5M2LCD_LPCREV/GPC6H3CAMDATA4/GPJ4K3TOUT3/GPB3M3LCD_LPCOE/GPC5H4CAMDATA3/GPJ3K4TCLK0/GPB4M4VM/GPC4H5CAMDATA2/GPJ2K5nXDREQ1/GPB8M5VD9/GPD1H6CAMDATA0/GPJ0K6nXDREQ0/GPB10M6VD6/GPC14H7CAMDATA5/GPJ5K7nXDACK1/GPB7M7VD16/SPIMISO1/GPD8 H8ADDR13K8SDCMD/GPE6M8SDDAT1/GPE8H9ADDR19/GPA4K9SPIMISO0/GPE11M9IICSDA/GPE15H10ADDR22/GPA7K10EINT13/SPIMISO1/GPG5M10EINT20/GPG12H11VSSOP1K11nCTS0/GPH0M11EINT17/nRTS1/GPG9 H12EXTCLK K12VDDOP M12VSSA_UPLLH13DATA30K13TXD0/GPH2M13VDDA_UPLLH14nBATT_FLT K14RXD0/GPH3M14XtirtcH15nTRST K15UARTCLK/GPH8M15EINT3/GPF3H16nRESET K16TXD1/GPH4M16EINT1/GPF1H17TDI K17RXD1/GPH5M17EINT4/GPF4S3C2440X PRODUCT OVERVIEW Table1-1.289-Pin FBGA Pin Assignments–Pin Number Order(Sheet3of3)Pin Number Pin Name PinNumberPin Name PinNumberPin NameN1VSSOP R1VD3/GPC11U1VDDiarmN2VD0/GPC8R2VD8/GPD0U2VDDiarmN3VD4/GPC12R3VD11/GPD3U3VSSOPN4VD2/GPC10R4VD13/GPD5U4VSSiarmN5VD10/GPD2R5VD18/SPICLK1/GPD10U5VD23/nSS0/GPD15N6VD15/GPD7R6VD21/GPD13U6I2SSDO/I2SSDI/GPE4 N7VD22/nSS1/GPD14R7I2SSCLK/GPE1U7VSSiarmN8SDCLK/GPE5R8SDDAT0/GPE7U8IICSCL/GPE14N9EINT8/GPG0R9CLKOUT0/GPH9U9VSSOPN10EINT18/nCTS1/GPG10R10EINT11/nSS1/GPG3U10VSSiarmN11DP0R11EINT14/SPIMOSI1/GPG6U11VDDiarmN12DN1/PDN0R12NCON U12EINT19/TCLK1/GPG11 N13nRSTOUT/GPA21R13OM1U13EINT23/GPG15N14MPLLCAP R14AIN0U14DP1/PDP0N15VDD_RTC R15AIN2U15VSSOPN16VDDA_MPLL R16AIN6U16VrefN17EINT0/GPF0R17VSSA_MPLL U17AIN1P1LCD_LPCREVB/GPC7T1VSSiarmP2VD5/GPC13T2VSSiarmP3VD7/GPC15T3VDDOPP4VD12/GPD4T4VD17/SPIMOSI1/GPD9P5VD14/GPD6T5VD19/GPD11P6VD20/GPD12T6VDDiarmP7I2SLRCK/GPE0T7CDCLK/GPE2P8SDDAT2/GPE9T8VDDiarmP9SPIMOSI0/GPE12T9EINT9/GPG1P10CLKOUT1/GPH10T10EINT16/GPG8P11EINT12/LCD_PWREN T11EINT21/GPG13P12DN0T12VDDOPP13OM2T13OM3P14VDDA_ADC T14VSSA_ADCP15AIN3T15OM0P16AIN7T16AIN4P17UPLLCAP T17AIN5PRODUCT OVERVIEW S3C2440X Table1-2.S3C2440X289-Pin FBGA Pin Assignments(Sheet1of9)Pin NumberPinNameDefaultFunctionI/O State@BUS REQI/O State@SleepI/O State@nRESETI/O TypeF7ADDR0/GPA0ADDR0Hi-z/–O(L)/–O(L)t10s E7ADDR1ADDR1Hi-z O(L)O(L)t10s B7ADDR2ADDR2Hi-z O(L)O(L)t10s F8ADDR3ADDR3Hi-z O(L)O(L)t10s C7ADDR4ADDR4Hi-z O(L)O(L)t10s D8ADDR5ADDR5Hi-z O(L)O(L)t10s E8ADDR6ADDR6Hi-z O(L)O(L)t10s D7ADDR7ADDR7Hi-z O(L)O(L)t10s G8ADDR8ADDR8Hi-z O(L)O(L)t10s B8ADDR9ADDR9Hi-z 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M6VD6/GPC14GPC14–/–O(L)/–I t8 P3VD7/GPC15GPC15–/–O(L)/–I t8 R2VD8/GPD0GPD0–/–O(L)/–I t8 M5VD9/GPD1GPD1–/–O(L)/–I t8 N5VD10/GPD2GPD2–/–O(L)/–I t8 R3VD11/GPD3GPD3–/–O(L)/–I t8 P4VD12/GPD4GPD4–/–O(L)/–I t8 R4VD13/USBTXDN1/GPD5GPD5–/–/–O(L)/O/–I t8 P5VD14/USBTXDP1/GPD6GPD6–/–/–O(L)/O/–I t8 N6VD15/USBOEN1/GPD7GPD7–/–/–O(L)/O/–I t8 M7VD16/SPIMISO1/GPD8GPD8–/–/–O(L)/Hi-z/–I tt8 T4VD17/SPIMOSI1/GPD9GPD9–/–/–O(L)/Hi-z/–I tt8 R5VD18/SPICLK1/GPD10GPD10–/–/–O(L)/Hi-z/–I tt8 T5VD19/USBRXDP1/GPD11GPD11–/–/–O(L)/Hi-z/–I t8 P6VD20/USBRXDN1/GPD12GPD12–/–/–O(L)/Hi-z/–I t8 R6VD21/USBRXD1/GPD13GPD13–/–/–O(L)/Hi-z/–I t8 N7VD22/nSS1/GPD14GPD14–/–/–O(L)/Hi-z/–I t8 U5VD23/nSS0/GPD15GPD15–/–/–O(L)/Hi-z/–I t8 U16Vref Vref––AI ia G14XTIpll XTIpll––AI m26 M14Xtirtc Xtirtc––AI nc G15XTOpll XTOpll––AO m26 L12Xtortc Xtortc––AO nc N15VDD_RTC VDD_RTC P P P drtc P14VDDA_ADC VDDA_ADC P P P d33t N16VDDA_MPLL VDDA_MPLL P P P d33t M13VDDA_UPLL VDDA_UPLL P P P d33t G4VDDalive VDDalive P P P d12i J17VDDalive VDDalive P P P d12iPin NumberPinNameDefaultFunctionI/O State@BUS REQI/O State@SleepI/O State@nRESETI/O TypeA1VDDi VDDi P P P d12c A10VDDi VDDi P P P d12c A16VDDi VDDi P P P d12c A6VDDi VDDi P P P d12c B11VDDi VDDi P P P d12c F1VDDi VDDi P P P d12c F16VDDi VDDi P P P d12c J2VDDiarm VDDiarm P P P d12c L2VDDiarm VDDiarm P P P d12c T6VDDiarm VDDiarm P P P d12c T8VDDiarm VDDiarm P P P d12c U1VDDiarm VDDiarm P P P d12c U11VDDiarm VDDiarm P P P d12c U2VDDiarm VDDiarm P P P d12c A9VDDMOP VDDMOP P P P d33o B12VDDMOP VDDMOP P P P d33o B14VDDMOP VDDMOP P P P d33o B16VDDMOP VDDMOP P P P d33o B6VDDMOP VDDMOP P P P d33o C1VDDMOP VDDMOP P P P d33o F17VDDMOP VDDMOP P P P d33o J1VDDOP VDDOP P P P d33o T12VDDOP VDDOP P P P d33o T3VDDOP VDDOP P P P d33o K12VDDOP VDDOP P P P d33o T14VSSA_ADC VSSA_ADC P P P st R17VSSA_MPLL VSSA_MPLL P P P st M12VSSA_UPLL VSSA_UPLL P P P st A12VSSi VSSi P P P si A3VSSi VSSi P P P si A4VSSi VSSi P P P si B10VSSi VSSi P P P si C17VSSi VSSi P P P siPin NumberPinNameDefaultFunctionI/O State@BUS REQI/O State@SleepI/O State@nRESETI/O TypeF2VSSi VSSi P P P si G17VSSi VSSi P P P si H1VSSiarm VSSiarm P P P si K1VSSiarm VSSiarm P P P si T1VSSiarm VSSiarm P P P si T2VSSiarm VSSiarm P P P si U10VSSiarm VSSiarm P P P si U4VSSiarm VSSiarm P P P si U7VSSiarm VSSiarm P P P si A11VSSMOP VSSMOP P P P so A15VSSMOP VSSMOP P P P so A5VSSMOP VSSMOP P P P so A7VSSMOP VSSMOP P P P so B1VSSMOP VSSMOP P P P so B13VSSMOP VSSMOP P P P so D16VSSMOP VSSMOP P P P so D17VSSMOP VSSMOP P P P so E2VSSMOP VSSMOP P P P so G1VSSOP VSSOP P P P so N1VSSOP VSSOP P P P so U15VSSOP VSSOP P P P so U3VSSOP VSSOP P P P so U9VSSOP VSSOP P P P so H11VSSOP VSSOP P P P soNOTE:1.The@BUS REQ.shows the pin state at the external bus,which is used by the other bus master.2.'–‘mark indicates the unchanged pin state at Bus Request mode.3.Hi-z or Pre means Hi-z or early state and it is determined by the setting of MISCCR register.4.AI/AO means analog input/analog output.5.P,I,and O mean power,input and output respectively.6.The I/O state@nRESET shows the pin status in the@nRESET duration below.nRESETFCLK@nRESET 4FCLK7.The table below shows I/O types and the descriptions.I/O Type Descriptions d12i(vdd12ih) 1.2V Vdd for alive powerd12c(vdd12ih_core),si(vssih) 1.2V Vdd/Vss for internal logicd33o(vdd33oph),so(vssoph) 3.3V Vdd/Vss for external logicd33t(vdd33th_abb),st(vssbbh_abb) 3.3V Vdd/Vss for analog circuitrydrtc(vdd30th_rtc) 3.0V Vdd for RTC powert8(phbsu100ct8sm)Bi-directional pad,LVCMOS schmitt-trigger,100Kohm pull-up resistor with control,tri-state,Io=8mAis(phis)Input pad,LVCMOS schmitt-trigger levelus(pbusb0)USB padt10(phtot10cd)5V tolerant Output pad,Tri-state.ot(phot8)Output pad,tri-state,Io=8mAb8(phob8)Output pad,Io=8mAt16(phot16sm)Output pad,tri-state,medium slew rate,Io=16mA r10(phiar10_abb)Analog input pad with10-ohm resistoria(phia_abb)Analog input padgp(phgpad_option)Pad for analog pinm26(phsoscm26_2440)Oscillator cell with enable and feedback resistortt8(phtbsu100ct8sm)5V Tolerant Bi-directional pad,LVCMOS schmitt-trigger,100Kohm pull-up resistor with control,tri-state,medium slew rate,Io=8mAt12(phbsu100ct12sm)Bi-directional pad,LVCMOS schmitt-trigger,100Kohm pull-up resistor with control,tri-state,Io=12mAd2(phtod2)5v tolerant Output pad,Open Drain,Io=2mAd8(phbsd8sm)Bi-directional pad,LVCMOS schmitt-trigger,Open Drain,Io=8mAt10s(phtot10cd_10_2440x)5V Tolerant output pad,LVCMOS,tri-state,output drive strenth control, Io=4,6,8,10mAb12s(phtbsu100ct12cd_12_2440x)5V Tolerant Bi-directional pad,LVCMOS schmitt-trigger,100Kohm pull-up resistor with control,tri-state,output drive strenth control,Io=6,8,10,12mAd2s(phtbsd2_2440x)5V Tolerant Bi-directional pad,LVCMOS schmitt-trigger,open-drain,output drive strenth ignore,r50(phoar50_abb)Analog Output pad,50Kohm resistor,Separated bulk-biast12s(phtot12cd_12_2440x)5V Tolerant output pad,LVCMOS,tri-state,output drive strenth control, Io=6,8,12,16mAnc(phnc)No connection padSIGNAL DESCRIPTIONSTable1-3.S3C2440X Signal Descriptions(Sheet1of6)Signal I/O DescriptionsBus ControllerOM[1:0]I OM[1:0]sets S3C2440X in the TEST mode,which is used only at fabrication.Also,itdetermines the bus width of nGCS0.The pull-up/down resistor determines the logiclevel during RESET cycle.00:Nand-boot01:16-bit10:32-bit11:Test modeADDR[26:0]O ADDR[26:0](Address Bus)outputs the memory address of the corresponding bank. DATA[31:0]IO DATA[31:0](Data Bus)inputs data during memory read and outputs data duringmemory write.The bus width is programmable among8/16/32-bit.nGCS[7:0]O nGCS[7:0](General Chip Select)are activated when the address of a memory iswithin the address region of each bank.The number of access cycles and the banksize can be programmed.nWE O nWE(Write Enable)indicates that the current bus cycle is a write cycle.nOE O nOE(Output Enable)indicates that the current bus cycle is a read cycle.nXBREQ I nXBREQ(Bus Hold Request)allows another bus master to request control of thelocal bus.BACK active indicates that bus control has been granted.nXBACK O nXBACK(Bus Hold Acknowledge)indicates that the S3C2440X has surrenderedcontrol of the local bus to another bus master.nWAIT I nWAIT requests to prolong a current bus cycle.As long as nWAIT is L,the currentbus cycle cannot be completed.SDRAM/SRAMnSRAS O SDRAM Row Address StrobenSCAS O SDRAM Column Address StrobenSCS[1:0]O SDRAM Chip SelectDQM[3:0]O SDRAM Data MaskSCLK[1:0]O SDRAM ClockSCKE O SDRAM Clock EnablenBE[3:0]O Upper Byte/Lower Byte Enable(In case of16-bit SRAM)nWBE[3:0]O Write Byte EnableNAND FlashCLE O Command Latch EnableALE O Address Latch EnablenFCE O Nand Flash Chip EnablenFRE O Nand Flash Read EnablenFWE O Nand Flash Write EnableNCON I Nand Flash Configuration FRnB I Nand Flash Ready/Busy *If NAND flash controller isn’t used,it has to be pull-up.(3.3V)。