出租车计费器

出租车计费器目录前言 (3)第1章任务要求和工作原理 (4)第2章硬件的模块框图 (5)第3章各模块的组成和原理 (6)第4章系统统计 (8)第5章系统安装调试和故障分析 (10)第6章收获与心得 (11)参考文献 (12)附录 (12)前言VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。

1987年底，VHDL被美国国防部确认为标准硬件描述语言。

自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。

此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。

1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。

现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。

有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。

VHDL语言是一种用于电路设计的高级语言。

它在80年代的后期出现。

最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。

VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。

因此它的应用主要是应用在数字电路的设计中。

目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。

当然在一些实力较为雄厚的单位，它也被用来设计ASIC。

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。

是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。

其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。

由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。

利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。

利用VHDL语言设计出租车计费系统，使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并设计动态扫描电路显示车费数目，突出了其作为硬件描述语言的良好的可读性、可移植性和易读性等优点。

此程序通过下载到特定芯片后，可应用于实际的出租车计费系统中。

本文基于CPLD开发系统，在QuartusII 6.0软件平台上，完成了出租车自动计费电路的设计和硬件实现。

首先，论文介绍了QuartusII 6.0软件的基本使用方法和CPLD硬件描述语言的特点，采用VHDL 硬件描述语言描述出租车自动计费电路，完成对电路的功能仿真。

在设计过程中，重点探讨了出租车自动计费电路的设计思路和功能模块划分。

然后，初步探讨了电路逻辑综合的原理，该软件对出租车自动计费电路进行了逻辑综合。

最后，使用EDA 实验开发系统进行电路的下载和验证。

验证结果表明设计的出租车自动计费电路完成了预期的功能。

第一章计费系统的实验任务及要求：1.能实现计费功能，计费标准为：按行驶里程收费，起步费为9.00元，并在车公里后再按1元/公里，当计程达到10并超过10公里时，再按2元/公里收费。

停止时间累计达到5n公里的倍数时加n元（n取整数）。

2. 实现预置功能：能预置起步费、每公里收费、车行加费里程。

3. 实现模拟功能：能模拟汽车启动、停止、暂停状态。

4. 设计显示电路：将车费、里程用数码管显示出来。

5. 用VHDL语言设计符合上述功能要求的出租车计费器，并用层次化设计方法设计该电路。

6. 各计数器的计数状态用功能仿真的方法验证，并通过有关波形确认电路设计是否正确。

工作原理：硬件电路设计方法是采用自上而下的设计方法，根据系统对硬件的要求，详细编制技术规格书，并画出系统控制流图；然后根据技术规格书和系统控制流图，对系统的功能进行细化，合理的划分功能模块，并画出系统的功能框图；接着就进行各功能模块的细化和电路设计；各功能模块电路设计，调试完后，将功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的硬件设计。

第二章硬件的模块框图：第三章各模块的组成和原理：（1）时钟控制模块此模块是由555电路所构成的。

下图为由555定时器所构成的多谐振荡器，该电路用于脉冲输出（2）下载电路模块此模块主要由下载线组成。

PC机和CPLD之间采用的是并行接口的通信方法，如图所示。

ByteBlaster与PC机并口相连的一端是25针插座头, 与CPLD板插座相连的是10针插座头作用：使PC机中编写的VHDL语言的程序下载到CPLD，使电路实现所需的功能。

（3）开关模块：它的作用是提供输入信号。

拨码开关的4个引脚CPLD芯片的引脚上。

根据拨码开关的高低电平来实现模拟汽车的相应的转态，如使能、暂停、复位等控制。

（4）显示模块:此模块由四个数码管和三个二极管所构成，其中两个数码管实现将车费动态的显示出来。

其动态的显示范围为0到99元。

还有两个数码管实现将汽车行驶的里程动态的显示出来，其动态的显示范围为0到99公里。

三个二极管起到限制电流的作用，使得流到数码管的电流适当，防止数码管中的电流过大，而使得数码管损坏。

数码管将计费和里程动态的显示出来。

实体图如下：第四章系统设计：引脚锁定，如下图操作：引脚的锁定是根据不同的电路和不同功能来确定的，不是一层不变的。

选择Assignments菜单下的device命令，出现以下窗口：选择Assignments菜单下的Pins命令，出现以下窗口，如果是下载到实验箱上则需连续按“模式选择”按钮选择模式5，再按“系统复位”按钮。

进行引脚锁定，查阅附表，分别点“location”选择引脚号。

引脚锁定后再编译。

如同此前进行过的。

编译成功后点确定。

下载过程：选择Tools菜单下的Programmer命令，然后在Program/Configure下打上钩选中，点“start”按钮开始下载，“Progress”进度条显示下载进度。

成功下载后如图所示：通过上面的步骤分别下载到实验箱中和CPLD中，验证了在仿真中的结果是正确的。

第五章系统安装调试和故障分析：锁完引脚以后我们成功地将程序下载到CPLD板子中，但是接通电源进行测试的时候数码管却毫无显示。

我们首先判断的是硬件电路出现了问题，在用万用表进行仔细的检查后发现硬件部分没有什么问题。

也许在焊接的时候不够细心出现了虚焊，漏焊的情况，后来利用与门电路测试CPLD板子的好坏，重新将程序下载到CPLD板子并进行调试，在调试时数码管后有显示但无法计数，在用示波器检测了电路的时钟脉冲后发现，555电路产生的脉冲经过分频后得到的频率过大，导致CPLD感应不到时钟的边沿触发，因此无法计数。

在修改了时钟产生电路后，频率达到了100HZ，数码管就如预期的那样开始计数，实现了我们设定的功能。

整个电路虽然最后达到了计费的功能，但是也存在了许多的不足。

比如计费位数只有两位，没有小数点数。

第六章收获与心得：我主要负责的是硬件部分，计费器的硬件部分电路并不多，主要有三个模块：555脉冲产生电路，开关电路，数码管显示电路。

555脉冲产生电路时按照设计好的电路图连线，最终产生的实际脉冲频率为1khz。

数码管显示部分则由四个共阳极数码管和三个二极管组成，三个二极管是用来降低加在数码管两端的电压，因为如果直接把5v的电压给数码管则会产生数码管烧坏的现象。

开关电路由四个开关组成，在每个开关支路上串联一个10k的限流电阻，避免电流过大而烧坏CPLD芯片。

通过这两周的课程设计，我深深感觉到心态对做硬件的重要性，老实说我这个人比较粗心，做事也没什么耐心。

在没开始的时候，总想着要速战速决。

可实际上，在我焊接第一个电阻的时候就发现手根本就不停使唤，一直在抖。

此时才知道，焊接根本就不是简单的事，心一定要静，注意力全部集中在焊接上。

于是要我必须要调整自己的心态，慢慢来。

几乎是一天的“摸索”后我才算得上会焊接了。

这次的课程设计，我对出租车计费器的内部结构有了从未有过的认识，以及对二极管，555分频器，CPLD芯片，数码管的都有了比较清晰地认识。

更重要的是通过这次设计，我感觉到了团队的重要性，各成员之间可以有意见不统一，但是经过大家的齐心协力，问题总得会得到解决的，这种合作的感觉在未来的工作中我需要继续保持下去。

另外，在焊接的过程中，我觉得有几点要注意的：（1）焊接电路时注意要正确接线（2）区分二极管的正负方向，将二极管正确的接在电源和电路之间（3）将引脚按锁好的顺序介入芯片中（4）元器件在板子上的分布要均匀，过于紧密会影响焊接和连线（5）按键跟1k的电阻接，防止按键被烧坏参考文献：/view/1201.html?wtp=tt /view/140068.htm附录程序:1、分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE ISPORT(CLK0:IN STD_LOGIC;FOUT:OUT STD_LOGIC);END PULSE;ARCHITECTURE ONE OF PULSE ISBEGINPROCESS(CLK0)V ARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);V ARIABLE FULL :STD_LOGIC;BEGINIF CLK0'EVENT AND CLK0='1' THENIF CNT="100" THENCNT:="000" ;FULL:='1';ELSECNT:=CNT+1;FULL:='0';END IF;END IF;FOUT<=FULL;END PROCESS;END ONE;2、车行状态模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cent ISPORT(CLK:IN STD_LOGIC;ENABLE:IN STD_LOGIC;STO :IN STD_LOGIC;CLR:IN STD_LOGIC;ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END cent;ARCHITECTURE ONE OF cent ISBEGINPROCESS(CLK,ENABLE ,STO,CLR)VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINIF CLR='0' THEN CQI:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1' THENIF STO='1' THEN STATE:="00";CQI:=CQI;ELSIF ENABLE ='1' THENCQI:=CQI+1;IF CQI<=15 THEN STA TE:="01";ELSIF CQI>15 AND CQI<=50 THEN STATE:="10";ELSESTATE:="11";END IF;END IF;END IF;ST<=STATE;END PROCESS;END ONE;3、累加模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CC ISPORT(CLKS,EN:IN STD_LOGIC;KK:OUT STD_LOGIC);END ENTITY CC;ARCHITECTURE ONE OF CC ISBEGINPROCESS(CLKS,EN)V ARIABLE Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE Q2:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE K:STD_LOGIC;BEGINIF CLKS'EVENT AND CLKS='1' THENIF EN='1' THENQ1:=Q1+1;Q2:=Q1;IF Q2<"0101" THENK:='0'; Q2:=Q2;ELSE IF Q2="0101" THENK:='1';Q2:="0000";Q1:="0000";ELSIF EN='0' THEN Q1:=Q1;END IF;END IF;END IF;END IF;KK<=K;END PROCESS;END ONE;4、计费模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER1 ISPORT(CLK_DIV:IN STD_LOGIC;CLR1:IN STD_LOGIC;K:IN STD_LOGIC;SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0);C2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COUNTER1;ARCHITECTURE ONE OF COUNTER1 ISBEGINPROCESS(CLK_DIV,CLR1,SI,SS)V ARIABLE Q2: STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE Q3: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLR1='0' THEN Q2:="0000";Q3:="0000";ELSIF CLK_DIV'EVENT AND CLK_DIV='1' THEN CASE SI ISWHEN "00" => IF K='0' THENQ2:=Q2; Q3:=Q3;ELSE IF K='1' THENIF Q2<"1001" THENQ2:=Q2+1;ELSEQ2:="0000";IF Q3<"1001" THENQ3:=Q3+1;END IF;END IF;END IF;END IF;WHEN "01"=> Q2:="1001";Q3:="0000"; WHEN "10"=> IF Q2<"1001" THENQ2:=Q2+1;ELSEQ2:="0000";IF Q3<"1001" THENQ3:=Q3+1;ELSE Q3:="0000";END IF;END IF;WHEN "11"=> IF Q2<"1000" THENQ2:=Q2+2;ELSE if q2=8 thenIF Q3<"1001" THENQ2:="0000";Q3:=Q3+1;ELSE Q3:="0000";END IF;else if Q2=9 thenIF Q3<"1001" THENQ2:="0001";Q3:=Q3+1;ELSE Q3:="0000";END IF;END IF;END IF;END IF;WHEN OTHERS=>NULL;END CASE;END IF;end if;C2<=Q2;C3<=Q3;END PROCESS;END ONE;5、计程模块ENTITY AA ISPORT(CLKS,CLR2:IN STD_LOGIC;SF:IN STD_LOGIC_VECTOR(1 DOWNTO 0);K1,K2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY AA;ARCHITECTURE ONE OF AA ISBEGINPROCESS(CLKS,CLR2,SF)V ARIABLE Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE Q2:STD_LOGIC_VECTOR(3 DOWNTO 0 );BEGINIF CLR2='0' THEN Q1:="0000";Q2:="0000";ELSIF CLKS'EVENT AND CLKS='1' THENCASE SF ISWHEN "00"=>Q1:=Q1;Q2:=Q2;WHEN OTHERS =>IF Q2<"1001" THENQ2:=Q2+1;ELSEQ2:="0000";Q1:=Q1+1;IF Q1>"1001" THENQ1:="0000";END IF;END IF;END CASE;END IF;K2<=Q2; K1<=Q1;END PROCESS;END ONE;6译码模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECLED ISPORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END DECLED;ARCHITECTURE ONE OF DECLED ISBEGINPROCESS(DIN)BEGINCASE DIN ISWHEN "0000" =>DOUT<="1000000"; WHEN "0001" =>DOUT<="1111001"; WHEN "0010" =>DOUT<="0100100"; WHEN "0011" =>DOUT<="0110000"; WHEN "0100" =>DOUT<="0011001"; WHEN "0101" =>DOUT<="0010010"; WHEN "0110" =>DOUT<="0000010"; WHEN "0111" =>DOUT<="1011000"; WHEN "1000" =>DOUT<="0000000"; WHEN "1001" =>DOUT<="0010000"; WHEN OTHERS =>DOUT<="1111111"; END CASE;END PROCESS;END ONE;。