理解FPGA 中的压稳态

设计亚稳态 MTBF 为 1/failure_ratedesign。
设计人员使用 Altera® FPGA 时，不需要手动完成这些计算，这是因为 Altera Quartus® II 软件将亚稳态参数 集成到了工具中。
确定亚稳态常数
FPGA供应商可以通过 FPGA 的亚稳态特性来确定MTBF 方程中的常数。确定特性的难点在于典型FPGA设计 的 MTBF 一般在几年以上，因此，使用真实设计，在实际工作条件下测量亚稳态事件之间的时间间隔是不 可行的。为确定器件亚稳态常数， Altera 使用了测试电路，设计的这一电路具有较短的可测量 MTBF，如 图 4 所示。
可以把寄存器在时钟边沿采样数据信号形象的看成是球从山上滚落下来，如图 1 所示。山的两边代表稳定 状态——信号转换之后，信号的老数据和新数据，山顶代表压稳态。如果球从山顶滚落，它会处于不确定 状态，实际中，它稍偏向一侧，然后，落到山下。从山顶开始，越到山脚，球到达底部稳定状态的速度越 快。
如果数据信号在时钟沿之后以最小的 tH 转换，这就类似球从山的 “老数据值”一侧落下，输出信号保持在 该时钟转换的最初值不变。当寄存器数据输入在时钟沿之前以最小 tSU 转换，保持时间大于最小 tH，这就类 似球从山的 “新数据值”一侧落下，输出信号很快达到稳定的新状态，满足确定的 tCO 时间要求。但是，当 寄存器数据输入不能满足 tSU 或者 tH, 时，这就类似于球从山顶落下。如果球落在山顶附近，那么，它会花 很长时间才能落到山脚，增加了时钟转换到稳定输出的延时，超出了要求的 tCO。
tSU 要求。数据输出信号从低电平状态开始，进入压稳态，在高电平和低电平状态之间徘徊。信号输出 A 转换 到输入数据的新逻辑 1 状态，输出 B 返回到数据输入最初的逻辑 0 状态。在这两种情况下，输出转换到确 定的 1 或者 0 状态的时间被延迟了，超出了寄存器要求的 tCO。
图 2. 压稳态输出信号实例 t
MTBF 方程中的亚稳态时间常数 C2 取决于器件制造工艺技术相关的各种因素，包括晶体管速率和供电电压 等。采用较快的工艺技术和速度更快的晶体管，亚稳态信号能够很快达到稳定。 FPGA 从 180-nm 工艺尺寸 发展到 90 nm，晶体管在提高速度的同时也增大了亚稳态 MTBF。因此，亚稳态并不是 FPGA 设计人员主要 考虑的问题。
在器件中很多地方复制了这一电路，以减小本地差异的影响，对每一例化模块进行连续测试，以消除耦合 噪声。 Altera 对每一测试结构测量一分钟，记录错误数。以不同的时钟频率进行测试，在对数坐标上画出 MTBF 与 tMET 的关系。常数 C2 对应于试验结果趋势线的斜率，以常数 C1 线性标出曲线。
4
Signal transition occurs after
clock edge and minimum tH: Ball lands on the old data side.
Signal transition meets
register tSU and tH: Ball lands on the new data side.
Signal violates register tSU or tH: Ball balances at top of hill or takes too
long to reach the bottom. Output is
metastable and violates tCO.
图 2 描述了压稳态信号。时钟信号转换时，输入信号从低电平状态转换到高电平状态，不能满足寄存器的
图 4. 亚稳态特性参数测试电路结构
Synchronization register (Synchronizer chain of length 1)
DQ clka
src
DQ dest
DQ
D Q error
DQ clkb
在这一设计中， clka 和 clkb 是两路不相关的时钟信号。同步器输入数据在每一时钟周期进行触发 ( 较大的 fDATA)。同步器长度为 1，这是因为一个同步寄存器连接了两个目的寄存器。目的寄存器在一个时钟周期后以 及一个半时钟周期后采集同步器输出。如果信号在下一时钟沿到达之前进入亚稳态，电路探测到采样信号 出现了不同，输出一个错误信号。这一电路能够探测到半时钟周期内出现的大部分亚稳态事件。
WP-01082-1.2
2009 年 7 月， 1.2 版
1
理解 FPGA 中的压稳态
图 1. 利用球从山上落下描述压稳态
Altera 公司
Old data value
New data Old data value value
New data Old data value value
New data value
计算亚稳态 MTBF
亚稳态平均故障间隔时间 MTBF 大致估算了亚稳态导致出现两次设计失败之间的平均时间。较大的 MTBF ( 例如亚稳态失败间隔数百甚至数千年 ) 表明非常可靠的设计。所需要的 MTBF 取决于系统应用。例如， 急救医疗设备需要的 MTBF 要比消费类视频显示设备长得多。增大亚稳态 MTBF 能够减小信号传输导致设 备出现亚稳态问题的概率。
同步寄存器
当信号在不相关或者异步时钟域电路之间传送时，在使用该信号之前，需要将信号同步到新的时钟域。新 钟域中第一个寄存器起到了同步寄存器的作用。
2
Altera 公司
理解 FPGA 中的压稳态
为消除异步信号传送时压稳态导致的失败，电路设计人员通常在目的时钟域中使用多个串联寄存器 ( 同步 寄存器链或者同步器 )，将信号重新同步到新时钟域上。采用这些寄存器，在设计中的其他部分使用压稳态 信号之前，该信号能够有更多的时间转换到确定状态。同步寄存器至寄存器通路上的时序余量是压稳态信 号稳定所需要的时间，被称为压稳态稳定时间。
白皮书
理解 FPGA 中的压稳态
本白皮书介绍 FPGA 中的压稳态，为什么会出现这一现象，它是怎样导致设计失败的。介绍怎样计算压稳 态 MTBF，重点是对结果造成影响的各种器件和设计参数。
引言
当信号在不相关或者异步时钟域之间传送时，会出现压稳态，它是导致包括 FPGA 在内的数字器件系统失 败的一种现象。本白皮书介绍 FPGA 中的压稳态，解释为什么会出现这一现象，讨论它是怎样导致设计失 败的。
Altera 公司
理解 FPGA 中的压稳态
提高亚稳态 MTBF
由于 MTBF 方程中的指数 etMET ⁄ C2 因子， tMET/C2 项对 MTBF 计算的影响最大。因此，可以通过优化器件常数 C2，改进体系结构来提高亚稳态性能，或者优化设计，增大同步寄存器的 tMET。
改进 FPGA 体系结构
设计人员必须适应这种电路工作方式，例如，双时钟 FIFO (DCFIFO) 逻辑存储信号或者握手逻辑等。 FIFO 逻辑使用同步器在两个时钟域之间传送控制信号，然后，数据被写入双端口存储器，或者读出。 Altera 为 这一操作提供 DCFIFO 宏功能，它包括各种级别的延时，为控制信号提供亚稳态保护。如果异步信号被用 作两个时钟域之间的部分握手逻辑，控制信号会指出数据什么时候才能在时钟域之间进行传输。在这种情 况下，采用同步寄存器以确保亚稳态不会影响控制信号的接收，在任何亚稳态条件下，数据都有足够的建 立时间，在使用数据之前达到稳定。在设计比较好的系统中，每一信号在被使用之前都能达到稳定状态， 设计可以正常工作。
同步寄存器链或者同步器是满足以下要求的寄存器序列：
■ 链上的寄存器都由相同的或者相位相关的时钟进行同步 ■ 链上的第一个寄存器由不相关的时钟域进行驱动，即异步驱动。 ■ 每个寄存器只扇出连接一个寄存器，链上的最后一个寄存器除外。
同步寄存器链的长度是满足以上要求的同步时钟域中的寄存器数量。图 3 是长度为 2 的同步链的例子，假 设输出信号被送入多个目的寄存器。
CO
Logic 0
(resolves to old ?
如果数据输出信号在寄存器下次采集数据之前，转换到有效状态，那么，压稳态信号不会对系统工作有不 利影响。但是，如果压稳态信号不能在它到达下一设计寄存器之前转换到低电平或者高电平状态，那就会 导致系统失败。继续山和球的形象解释，当球到达山脚 ( 稳定逻辑状态 0 或者 1) 的时间超出分配的时间 后，即，寄存器 tCO 加上寄存器通路所有时序余量的时间，就会出现失败。当压稳态信号没有在分配的时间 内稳定下来时，如果目的逻辑观察到不一致的逻辑状态，即，不同的目的寄存器采集到不同的压稳态信号 值，出现逻辑失败。
在同步系统中，输入信号必须满足寄存器时序要求，因此，不会出现压稳态。信号在不相关或者异步时钟 域电路之间传输时，一般会出现压稳态问题。在这种情况下，由于信号可能在相对于目的时钟的任意时间 到达，因此，设计人员不能保证信号能够满足 tSU 和 tH 要求。然而，并不是所有不能满足寄存器 tSU 或者 tH 的信号转换都导致压稳态输出。寄存器是否会进入压稳态以及返回稳定状态所需要的时间与器件制造工艺 以及实际工作条件有关。在大部分情况下，寄存器会很快返回稳定状态。
设计中每一同步器链的 MTBF 确定了总的设计 MTBF。同步器的失效率是 1/MTBF，将每一同步器链的失 败概率相加得到整个设计的失败概率，如下所示：
∑ failure_ratedesign
=
M---T---B----F--1-d--e--s---i--g--n-
=
number i
of =
1chainsM---T---1B----F---i
图 3. 同步寄存器链实例
Synchronization Chain
Clock1 Domain
Data
DQ
Clock2 Domain
DQ
DQ
Output Registers
Clock1
Clock2