MyVHDL 基础学习教程

a[3..0] b[3..0] Ci
Sum[3..0]
add4
Co
VHDL基本数据类型：
1)逻辑信号：Boolean,Bit,Std_logic 2)数值信号：Integer,unsigned,Real等

2 结构体（ARCHITECTURE ）
结构体的一般格式如下：
ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN [并发处理语句]； END 结构体名；
VHDL基本语法
山东理工大学计算机学院
VHDL程序基本结构
例1 一个2输入的与门的逻辑描述 LIBRARY ieee; --库说明语句 USE ieee.std_logic_1164.ALL; --程序包说明语 句 ENTITY and2 IS PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; ARCHITECTURE and2x OF and2 IS BEGIN y<=a AND b; END and2x;
一个大规模的电原理图通常可以分割成多张子原理图，
以便于设计和存档。同样，在VHDL程序设计中，构造体对
应整个电原理图，而构造体可由多个BLOCK块组成，每一个 BLOCK块则对应一张子原理图。电原理图的分割关系和 VHDL程序中用BLOCK块分割构造体的关系是一一对应的。
ARCHITECTURE a OF CH3_3_1 IS BEGIN Half_Adder : Block -- Half Adder Begin Sum <= A Xor B; Carry <= A and B; End Block Half_Adder; Half_Subtractor: Block -- Half Subtractor Begin DiNot A and B; End Block Half_Subtractor; END a; 电路分成加减模块，便于把复杂任务简单化
该process没有参数(感测信号),所以一直循环等待,直到rst1=1
6、case when
ENTITY CH2_5_1 is PORT( D0,D1 : IN Std_Logic; S : IN Std_Logic_VECTOR(1 Downto 0); OP : OUT Std_Logic ); END CH2_5_1;
7、for loop
三位数的偶校验 ==》真值表 ENTITY CH3_2_1 is PORT( D : IN Z : OUT ); END CH3_2_1; ARCHITECTURE a OF CH3_2_1 IS BEGIN Process(D) Variable Tmp : Std_Logic ; Begin Tmp := '0'; For I In 0 to 2 Loop Tmp := Tmp XOR D(I); End Loop; Z <= D & Tmp ; End Process; END a;
mode
in
mode out
buffer
in
inout
in out
模式及其信号源
类属参数说明的格式为：
GENERIC（端口名{，端口名}：[IN] 子类型 [：=初始值] {；端口名{，端口名}： [IN] 子类型 [：=初始值]} ）；
例2：加入类属说明的2输入的与门的逻辑描述
ENTITY and2 IS GENERIC (rise,fall:time); PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; ARCHITECTURE and2x OF and2 IS SIGNAL u: BIT; BEGIN u<=a AND b; y<=u after(rise) when u=’1’ else u after(fall) ; END and2x;
4、条件 if 条件1 then 语句块A elseif 条件2 then 语句块B else 语句块Z end if;
5、wait until
ENTITY CH2_4_1 is PORT( A,RST1 : IN Std_Logic; OP1 : OUT Std_Logic ); END CH2_4_1; ARCHITECTURE a OF CH2_4_1 IS BEGIN Process Begin OP1 <= A; WAIT UNTIL RST1 ='1'; End Process; END a;

VHDL程序基本结构
实体
（Entity）
实体部分描述设计系
统的外部接口信号 （即输入/输出信号） VHDL设计文件的 结构体用于描述 两个基本组成部分 系统的内部电路
结构体
（Architecture）
一个完整的
配置
（Configuration）
VHDL程序
配置用于从库中选取
所需元件安装到设计 单元的实体中
ARCHITECTURE a OF CH2_1_3 IS SIGNAL E,F,G : Unsigned(1 DOWNTO 0); SIGNAL H : Unsigned(7 DOWNTO 0); BEGIN E <= Unsigned (A); --(1) F <= B; --(2) H(1 DOWNTO 0) <= E+F; --(3) H(3 DOWNTO 2) <= E-F; --(4) H(7 DOWNTO 4) <= E*F; --(5) G(0) <= E(0) AND F(0); --(6) G(1) <= E(1) OR F(1); --(7) C <= H; --(8) D <= Std_Logic_Vector (G); --(9) END a;
例1：
Architecture A of ex1 IS BEGIN Process(CP) VARIABLE F1:Boolean:=False; --f1是Boolean类型 begin IF CP'EVENT AND CP='1' THEN PROCESS语句是一种并发 处理语句，在一个构造体 IF(F1=fALSE) THEN REULT<='0'; 中多个PROCESS语句可以 F1=TRUE; 同时并发运行。因此， ELSE PROCESS语句是VHDL中 RESULT='1' 描述硬件系统并发行为的 END IF; 最常用、最基本的语句。 END IF; END Process; END A;
例2： -- ***************************************** LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --****************************************** ENTITY CH2_1_3 is PORT( A : IN Std_Logic_Vector(1 DOWNTO 0); B : IN Unsigned(1 DOWNTO 0); C : OUT Unsigned(7 DOWNTO 0); D : OUT Std_Logic_Vector(1 DOWNTO 0) ); END CH2_1_3;
3、选择式信号设置语句：With-select
--********************************************* ENTITY CH2_3_3 is PORT( S: IN Std_Logic_Vector(1 Downto 0); Z: OUT Std_Logic ); END CH2_3_3; --********************************************* ARCHITECTURE a OF CH2_3_3 IS BEGIN With S Select Z <= '0' When "00", '1' When "01", '1' When "10", '0' When Others; END a;
包集合
（Package）
库
（Library）
包集合存放各设计模
块能共享的数据类型、 常数、子程序等
库 用于存放已编译的实体、
结构体、包集合和配置
1 实体（ENTITY）
实体的一般格式为： ENTITY 实体名 IS [类属参数说明]； [端口说明]； END；
a b
and2
y
ENTITY、IS、END是VHDL的关键字（保留字）。 实体中的每一个I/O信号被称为端口，其功能对应于电路 图 符号的一个引脚。端口说明则是对一个实体的一组端口的定义， 即对基本设计实体与外部接口的描述。端口是设计实体和外部 环境动态通信的通道。 类属参数说明是可选部分。如果需要，可使用以“GENERIC”语 句来指定该设计单元的类属参数（如延时、功耗等）。 实体名、端口名等均应为符合VHDL命名规则 的标识符。
结构体说明是指对结构体需要使用的信号、常数、数据类 型和函数进行
定义和说明。 并发处理语句位于BEGIN和END之间，这些语句具体地描述了构造体的 行为。并发处理语句是功能描述的核心部分，也是变化最丰富的部分。并发 处理语句可以使用赋值语句、进程语句、元件例化语句、块语句以及子程序 等。需要注意的是，这些语句都是并发（同时）执行的，与排列顺序无关。
例3： 四位加法器实体说明程序
ENTITY add4 IS PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0); Ci: IN STD_LOGIC; Sum: OUT STD_LOGIC_VECTOR(3 downto 0); Co: OUT STD_LOGIC); END add4; 由实体说明画出四位加法器add4的电路图如下所示。