第四章总线技术与总线标准

系统外总线（通信总线）
地址总线
功能
数据总线
控制总线 同步
并行总线 半同步
数据 格式
异步
时序
串行总线 同步
异步
总线隔离
Di
STB OE
Di STB
OE
D
Do
CLK
三态锁存/缓冲
Do
总线驱动 （缓冲器） 数据锁存（锁存器） 总线隔离（三态门） 设备抗干扰（光电耦合）
Ai Bi
T
OE
双向三态缓冲器
T OE 操作 0 0 B→A 1 0 A→B x 1 高阻
APB从模块接口
APB 桥既是APB总线上唯一的主模块，也是AHB系统总线上 的从模块。其主要功能是锁存来自AHB系统总线的地址、数据 和控制信号，并提供二级译码以产生APB外围设备的选择信号， 从而实现AHB协议到APB协议的转换。
UART
Timer
AHB
桥
APB
接
器
keypad
PIO
• 锁存地址使之在整个传输期有效； • 译码地址并产生外设选择信号PSELx,在一次传输期间 只有一个选择信号有效；
ALU
（主板） 片总线
AB
CB DB
（系统间连接）外总线
（插槽） 内总线
MPU
RAM
ROM I/O接口
一般控制信号包括
M/IO写 M/IO读 中断请求 中断响应 时钟
复位 总线请求 总线请求允许 总线传输确认 ……
AB CB DB
外设
总线分类
片内总线
位置
芯片总线（片间总线、元件级总线）
范围 系统内总线（插板级总线）
AD[31:0] 地址/数据
C/BE[3:0] 控制命令/数据位允 许
PAR
奇偶校验信号
FRAME 帧周期
IRDY
主设备准备好
TRDY 从设备准备好
STOP
从设备要求主设备 停止当前数据传输
IDSEL 初始化设备选择
DEVSEL 设备选择
PERR 数据奇偶检验错
SERR 系统出错
REQ
总线请求
第四章总线技术与总线标准
4.1 总线技术
——实现计算机互联
总线是计算机系统中的信息传输通道，由系统中各个部件 所共享。总线的特点在于公用性，总线由多条通信线路（线缆） 组成
计算机系统通常包含不同种类的总线，在不同层次上为计 算机组件之间提供通信通路
总线要素
线路介质 种类 电缆（双绞线、同轴线），光缆，无线 特性 数据传输率（MB/s，Mb/s）带宽，噪声、失真、 衰减特性等
提高时钟频率 增加位宽 减少传输周期数
提高总线带宽
总线仲裁
管理系统中多个主设备的总线请求，避免总线冲突 当多个设备同时提出请求时按优先级裁决使用权
分布式(对等式)仲裁 控制逻辑分散在连接于总线上的各个部件或设备中 协议复杂且昂贵，效率高
集中式(主从式)仲裁 采用专门的控制器或仲裁器 总线控制器或仲裁器可以是独立的模块或集成在
传输完成 HREADY
传输响应 HRSEP[1:0]
复位 HRSETn
时钟
HCLK
读数据 HRDATA[31:0]
AHB master
HBUSREQx 总线请求
HLOCKx
总线锁定
HTRANS[1:0] 传输类型
HADDR[31:0] 地址
HWRITE
读写控制
HSIZE[2:0] 传输大小
HBURST[2:0] 突发类型 HPROT[3:0] 保护控制 HWDATA[31:0] 写数据
RD
WR BHE
A19/S6 ~A16/S3
ALE AD15-0
Vcc
MN/MX
DEN
DT/ R
8284A
D8I 28D2 O
STB OE
D8I 28D2O
STB OE
DI828D2 O
STB OE
OE
A8286 B
T
OE
A 8286 B
T
译码器
AB CS RAM
D0-D15 D0-D15
AB CS RAM
从 APB 读
T1
T2
T3
T4
HCLK
HADDR
A1
HWRITE
HWDATA
D1
HREADY
PADDR
A1
PWRITE
PSEL PENABLE
PWDATA
D1
T5
T6
来自 AHB 写
No transfer
IDEL PSELx=0 PENABLE=0
Transfer
SETUP PSELx=1 PENABLE=0
地址建立时间
CLK
TAD
AB
DB
RD*
T 数据建立时间
数据维持时间
TDS TDH
TRS TRH
读信号建立时间
读信号维持时间 CLK上升沿发出地址， 下降沿读/写
异步总线时序
互锁联系,可靠性好，控制复杂, 速度降低；适用于收发速率差 异较大的总线操作
无绝对时间关系，采用握手方式保证数据传输同步
AB
Master ①
选通 复位 时钟
PENABLE PRSETn PCLK
地址 PADDR[31:0]
读写控制
PWRITE
写数据 PWDATA[31:0]
APB slave
◇ 低速、低功耗外部总线; ◇ 单个总线主设备控制器; ◇ 非常简单,加上CLOCK和 RESET,总共只有4个控制信号; ◇ 锁存地址和控制;
PRDATA[31:0] 读数据
片内AMBA总线
AMBA Advanced Microcontroller Bus Architecture
先进高性能总线AHB （Advanced Highperformance Bus）适用于高性能和高吞吐设备之间的 连接，如CPU、片上存储器、DMA设备、DSP等
先进系统总线ASB（Advanced System Bus）适用于 高性能系统模块。与AHB的主要不同是读写数据采用了一 条双向数据总线
CPU中 协议简单而有效，但总体系统性能较低
集中式仲裁
优先级由模块在BG线的位置决定 灵活、易扩展 模块数量多会减慢总线响应速度
仲 总线允许BG 模块1 裁 总线请求BR
器
模块2 …… 模块N
总线忙BB
串行仲裁
模块1 模块2 …… 模块N
BR
仲 BG
裁 器
BB
并行仲裁
优先级别由总线仲裁器内部模块判定； 总线请求响应的速度快；扩充性较差
HWRITE HSIZE[2:0]
主机号 HMASTER[3:0]
锁定序列 HMASTLOCK
Splitcapable
slave
HRDATA[31:0] 读数据 HSPLITx[15:0] 分块完成请求
AHB从模块接口
AHB基本传输时序
在AHB总线上，一次完整的传输可以分成两个阶段：地址传送阶段 与数据传送阶段。数据传送阶段传送的是读或写的数据和响应信号
例 8086微处理器中的总线复用
8086采用地址总线与数据总线、地址总线与控制总线合用引脚 的方式节约引脚数量。这种复用技术的基础是时间分隔和总线锁 存技术。
DEN 8086
缓 冲 器
数 据
DB
AB/DB
ALE
锁 存 器
地 址
AB
AB/DB
ALE DEN
Vcc
RESET READY CLK
8086CPU
ENABLE PSELx=1 PENABLE=1
APB传送状态
No transfer
Transfer
PCI总线
（Peripheral Component Interconnection 外围组件互连 ）
独立于CPU构造，支持多种外设，为PC广泛采用 同步总线，33/66MHz时钟，32位传输（可扩展64位） ； 突发传输模式，基本传输率132MBps 地址/数据总线复用，减小总线规模
③
①
Slave
RD/ WR
②
④
读
DB
③
②
④
写
① M：准备好接收了（ M线变高） ③ M：ok，收到了（M线变低）
② S：知道，开始发送（ S线变高） ④ S：那就结束了。 （ S线变低）
（DB有数据，RD/WR=1 读 ）
（DB数据撤销 ）
半同步总线时序
兼有同步总线简洁高速和 异步总线可靠灵活的优点
Data准备信号 有效时间
读数据有 效时间
Tisrdy
Data
Tisrd
Tohwd
Tihrd
读数据维 持时间
传输过程
HREADY与HRESP[1：0]配合
主机传输发起 从机传输响应
分块传输
HRESP[1] 0 0 1 1
HRESP[1] 0 1 0 1
响应 OKAY Error RETRY SPLIT
总线带宽
——单位时间总线能传送的最大数据（bit）量
总 传线 输位 周 (b宽 i)期 t时数钟频 (H率 )z
例 总线位宽16bit，传输需要2个周期，时钟频率 33MHz。总线带宽=16*33/2=264Mbps=33MBps
例 PCI总线位宽32bit，时钟33MHz， 带宽 =32X33/8=132MB/s
AHB主模块接口
每个从机的最大地址空间1kB
从机选择 传输类型 突发类型
HSELx HTRANS[1:0] HBURST[2:0]
HRSEP[1:0] 传输响应 HREADY 传输完成
复位 时钟
HRSETn HCLK
写数据 HWDATA[31:0] 地址 HADDR[31:0]
AHB slave
读写控制 传输大小
GNT
总线允许
CLK
时钟
RST
复位
1 主机发起传输 2 从机给出SPLIT传输响应，并记录主机号 3 仲裁器移交总线至其他主机 4 从机准备好后，由HSPLITx指示仲裁器哪个主机应 重获总线 5 仲裁器授予该主机总线 6 传输开始，从机以“OKAY”响应结束
APB总线 APB主要用于低带宽的周边外设之间的连接
从机选择
PSELx
• 写传输,驱动数据到APB总线上； • 读传输,驱动APB数据到系统总线上； • 为传输产生选通信号PENABLE。
系统总线 从机接口
…
PSEL1~n
APB BRIDGE
AHB APB
PENABLE PRSETn PCLK PADDR[31:0]
PWDATA[31:0] PWRITE PRDATA[31:0]
PSELx PENABLE
PRSETn
PCLK
PADDR[31:0] PWDATA[31:0]
PWRITE
PWDATA[31:0]
APB slave
HCLK HADDR
T1
T2
A1
HWRITE
HRDATA
HREADY
PADDR
PWRITE
PSEL PENABLE
PRDATA
T3
T4
D1 A1
D1
T5
Address phase
Data phase
HCLK地址有 效时间
HADDR[31:0]
HWRITE HSIZETovaຫໍສະໝຸດ HBURST Control
HPROT
Tovctl
HWDATA[31:0] 控制信号 有效时间
HREADY
HRDATA[31:0]
A Control
Tovwd
写数据有 效时间
写数据保 持时间
•读/写存储器周期 •读/写IO端口周期 •DMA周期 •中断周期
总线请求和仲裁阶段 寻址阶段 传送阶段 结束阶段
总线时序是指总线事件的协调方式——为实现可 靠的数据传送，收发双方必须遵守的定时关系
总线时序
协调总线设备的步骤和配合， 实现可靠的寻址和数据传输
同步总线时序
电路简单,传输率高
总线上所有信号之间的时间关系以同一个时钟为参考
总线协议 总线参与者必须遵守的规则和约定
总线组织
总线
MPU
单总线
M I/O
MPU
总线控 制逻辑
局部I/O
局
部 总
局部M
线
缓冲器
I/O总线
存储器总线
MPU
I/O
M
双总线
全全 局局
M
I/O
全局总线
DMA控制器
双重总线
多级总线 高速设备和低速设备分开 提高总线利用率
控制器
片 内 总 线
寄存器 暂存器
分布式仲裁
无中央仲裁器，主 设备自带控制逻辑
+5V仲裁线
in out in out in out
总线请求 总线忙
in out
主设备1 主设备2 主设备3
主设备n
使用总线的主设备必须in 端为高，且将out置低
请分析仲裁逻辑？
总线操作与时序
通过总线进行数据传送称为总线操作
总线设备完成一次完整信息交换的时间称为总线周期
先进外设总线APB（Advanced Peripheral Bus）适 用于低功耗外部设备，经优化减少了功耗和接口复杂度。 适合较复杂的应用，需要遵守较简单的操作协议；拥有众 多的第三方支持
高带宽外部 存储器接口
高性能 ARM处
理器
高带宽 片上 RAM
AHB/ASB
DMAC
UART
Timer
桥
APB
接
器
keypad
PIO
AMBA总线微处理器系统
AHB总线
AHB主要用于高性能 模块(如CPU、DMA和 DSP等)之间的连接
单个时钟边沿操作； 非三态的实现方式； 支持突发传输； 支持分段传输； 支持多个主控制器； 可配置32位~128位总线宽度
AHB互连
AHB总线的接口信号
仲裁器授予 HGRANTx
共有时钟，可插入等待周期协调主控、受控设备同步
TW
CLK
AB
DB
写
读
RD/WR
WAIT
受控设备提出等待 请求，主控设备延 长数据保持时间
4.2 总线标准
逻辑规范 信号有效电平，格式，传输方向…… 定时规范 传输时序，收发同步…… 差错控制 检错和纠错方法 机械规范 连接器的物理尺寸与标准 电气规范 总线元件的电气性能和约束 通信协议 总线参与者必须遵从的规定和约定