wire和reg的用法

wire和reg的用法
wire是一种Verilog和SystemVerilog编程语言中用来声明连线或信号的关键字。

它用于表示在电路中的连线和信号传输。

wire声明的信号可以用于连接模块的输入和输出，以及内部的信号传输。

例如：
wire [7:0] data_bus; // 声明一个8位的数据总线
wire enable; // 声明一个使能信号
使用wire声明的信号可以在连接模块的输入和输出，以及内
部的逻辑操作中使用，但不能存储值，只能作为信号传输载体。

reg是一种Verilog和SystemVerilog编程语言中用来声明寄存
器或存储元素的关键字。

它用于表示可以存储值的元素。

reg
可以存储布尔值、整数值或由其他信号或寄存器赋值得到的值。

例如：
reg [7:0] count; // 声明一个8位的计数器
reg enable; // 声明一个使能寄存器
使用reg声明的寄存器可以存储值，进行逻辑操作，并且可以
在时钟边沿触发的时候更新值。

它通常用于存储状态和中间结果。