第七章 常用时序逻辑功能器件典型例题

第七章
常用时序逻辑功能器件
典型例题分析
例1：选择题
1. 用三个D 触发器组成的扭环计数器有效循环状态数为（ ）。

A. 3 B. 6 C. 8
2. 用4级触发器组成十进制计数器，其无效状态个数为（ ）。

A. 不能确定 B. 10个 C. 8个 D. 6个
3. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ）。

A. 二进制计数器
B. 十进制计数器
C. 移位寄存器
答案 1. B 2. D 3. B
例2：用集成计数器芯片74LS193分别构成模9加法计数器和模13减法计数器。

74LS193逻辑符号如下图所示。

图中C O 是加法进位输出端，且D P A B C D C Q C Q Q Q Q O ;+=是借位输出端，且_CP A Q B Q C Q D Q D O =。

74LS193的
功能表如下表所示。

表 74LS193功能表
解：（1）构成模9加法计数器。

因为计数器模N=9，所以预置状态号M=15-N=15-9=6，故预置数据DCBA=0110，且加法进位输出端C O 与D L 连接，其它输入端接上相应的信号。

电路连接图如下图所示。

74LS193构成的模9加法计数器
（2）构成模13减法计数器。

因为构成的是减法计数器，所以预置状态M=N=13，故预置数据DCBA=1101，且减法借位输出端D O 与D L 连接，其它输入端接上相应的信号。

连接图如下图所示。

74LS193构成的模13减法计数器
例3：集成计数器芯片74LS161的逻辑符号如下图所示，图中O C 是加法进位输出端，且。

74LS161的功能表如下表所示。

要求：
T Q Q Q Q O A B C D C
=
74LS161逻辑符号
（1）用74LS161构成模9加法计数器； （2）用74LS161构成模153加法计数器。

表 74LS161的功能表
1 1
1 1
1 1
ϕ ϕ ϕ ϕ
保保计
持持数
解：（1）构成模9加法计数器。

因为预置状态号M
=16-N =16-9=7，所以预置数据DCBA =0111，且进位输出端O C 经过倒相器送D L 输入端。

其它输入端接上相应信号，电路连接图如下图所示。

74LS161构成的模9加法计数据
（2）模N=153超过了16，而用2片74LS161级连的最大模为16×16=256。

因此需用2片芯片进行扩展。

扩展可采用全并行进位统一预置结构。

令统一预置状态号M=256-153=103，把103转换成二进制数，即
2210)01100111()1100111()103(==则高位片的DCBA =0110，低位片的DCBA =0111，电路连接图如下图所示。

图
中，低位片的进位输出端O C 接高位片的P 、T ，保证了只有低位片达到全1（Q D Q C Q B Q A =1111）时，高位片才能计数。

74LS161构成的模153加法计数器
例4：试用8选1数据选择器和74LS161芯片设计序列信号发生器。

序列信号为11001101（左位在先）。

解：由于序列信号的长度N =8，因此首先要将74LS161作为一个模8计数器使用。

当74LS161芯片的输入端P 、T 、T C 、D L 都接高电平“1”时，芯片就是一个模16计数器，Q D Q C Q B Q A 的状态号从0、1、2直至15。

如果不使用输出端Q D ，则Q C Q B Q A 的状态号从0、1、2直至7。

在这种情况下，
芯片就可当作模8计数器使用。

设8选1数据选择器的地址信号输入端从高到低为C 、B 、A ，而74LS161芯片的4个数据输出端从高到低为Q D 、Q C 、Q B 、Q A 。

只需将Q A 接A ，Q B 接B ，Q C 接C ，数据选择器的8个数据输入端X 0至X 7分别接1、1、0、0、1、1、0、1就可以实现设计目的。

电路图如下图所示，图中F 为序列信号输出端。

（图中D 、C 、B 、A 接地，是为了避免干扰信号进入。

）
序列信号发生器电路图
例5：试用芯片74LS161构成60进制计数器。

解：首先要明确60进制计数器与模60计数器是有区别的。

后者不要求数据输出端状态与累计计数的数字相对应，只要求系统的进位输出信号的频率是时钟信号CP 的频率的1/60；而前者则要求芯片的数据输出端状态与累计计数的数字相对应。

60进制计数器可用两片74LS161构成，高位片构成6进制计数器，低位片构成10进制计数器，然后两片级连起来。

逻辑电路如下图所示。

60进制计数器逻辑电路图
注意：上图中右位片是低位片，当它的数据输出端Q D Q C Q B Q A =1001时，0=A D Q Q ，反馈送到D L 预置数据端，在第10个CP 的上升沿到来时，恢复到
全0，即Q D Q C Q B Q A =0000；另外在低位片的输出端Q D Q C Q B Q A =1001时，Q D Q A =11，通过两个与非门后将高电平送到高位片的P 和T 控制端，使高位片对下一个时钟信号CP 进行计数，即实现逢十进一的进位关系。

当左边的高位片的输出端Q D Q C Q B Q A =0110时，0=B C Q Q ，反馈送到本片的LD 预置数据端，当第
61个CP 脉冲的上升沿到来时，高位片恢复到全零，即
Q D Q C Q B Q A =0000。

这种把数据输出端的特定状态通过门器件反馈送到芯片的D L ，使芯片输出恢复到全0，或直接反馈送到芯片的复位端C r
，使芯片从零
开始重新对CP 脉冲计数的电路，可简称为反馈置0计数器。