加法器功能测试及设计
加法器电路设计实验报告
加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。
通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。
在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。
对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。
三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。
当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。
四位加法器实验报告
四位加法器实验报告1.实验目的：掌握组合逻辑电路的基本分析与设计方法；理解半加器和全加器的工作原理并掌握利用全加器构成不同字长加法器的各种方法；学习元件例化的方式进行硬件电路设计；学会利用软件仿真实现对数字电路的逻辑功能进行验证和分析。
2.实验仪器：数字逻辑实验箱3.实验内容：A. 设计实现逐次进位加法器，进行软件仿真并在实验平台上测试。
B. 设计实现超前进位加法器，进行软件仿真并在实验平台上测试。
C.使用VHDL自带加法运算实现一个4位全加器。
4.实验代码:A. 逐次进位加法器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FDFA is#定义串行加法器总体接口port(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;S:out std_logic_vector(3 downto 0);Co:out std_logic);end entity;architecture struct of FDFA iscomponent fadder is#基于一位全加器port(a,b,ci:in std_logic;s,co:out std_logic);end component fadder;signal c0,c1,c2:std_logic;beginU0:fadder port map(A(0),B(0),Ci,S(0),c0);U1:fadder port map(A(1),B(1),c0,S(1),c1);U2:fadder port map(A(2),B(2),c1,S(2),c2);U3:fadder port map(A(3),B(3),c2,S(3),Co);end architecture struct;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fadder is #定义一位全加器port(a,b,ci:in std_logic;s,co:out std_logic);end entity;architecture func of fadder isbeginco<=(a and b) or (ci and ( a xor b));s<=a xor b xor ci;end architecture func;B. 超前进位加法器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity LAC is#定义超前进位加法器总体接口port(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;Co:out std_logic;S:out std_logic_vector(3 downto 0));end entity;architecture struct of LAC issignal wirep, wireg:std_logic_vector(3 downto 0);signal wirec:std_logic_vector(2 downto 0);component fadder is#基于一位全加器port(Ai,Bi:in std_logic;c:in std_logic;si:out std_logic;pi:out std_logic;gi:out std_logic);end component fadder;component Ker is#Ker总理进位传递信号P与进位产生信号G，以及进位信号C port(ci:in std_logic;P:in std_logic_vector(3 downto 0);G:in std_logic_vector(3 downto 0);C:out std_logic_vector(3 downto 0));end component Ker;beginU0:fadder port map(Ai=>A(0),Bi=>B(0),c=>Ci,si=>S(0),pi=>wirep(0),gi=>wireg(0));U1:fadder port map(Ai=>A(1),Bi=>B(1),c=>wirec(0),si=>S(1),pi=>wirep(1),gi=>wireg(1));U2:fadder port map(Ai=>A(2),Bi=>B(2),c=>wirec(1),si=>S(2),pi=>wirep(2),gi=>wireg(2));U3:fadder port map(Ai=>A(3),Bi=>B(3),c=>wirec(2),si=>S(3),pi=>wirep(3),gi=>wireg(3));L:Ker port map(ci=>Ci,P(0)=>wirep(0),P(1)=>wirep(1),P(2)=>wirep(2),P(3)=>wirep(3),G(0)=>wireg(0),G(1)=>wireg(1),G(2)=>w ireg(2),G(3)=>wireg(3),C(0)=>wirec(0),C(1)=>wirec(1),C(2)=>wirec(2),C(3)=>Co);end architecture struct;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fadder is #定义一位全加器port(Ai,Bi:in std_logic;c:in std_logic;si:out std_logic;pi:out std_logic;gi:out std_logic);end entity;architecture func of fadder isbeginpi<=Ai xor Bi;gi<=Ai and Bi;si<=Ai xor Bi xor c;end architecture func;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Ker is#定义Ker port(ci:in std_logic;P:in std_logic_vector(3 downto 0);G:in std_logic_vector(3 downto 0);C:out std_logic_vector(3 downto 0));architecture func of Ker isbeginC(0)<=G(0) or ( P(0) and ci );C(1)<=G(1) or ( P(1) and G(0) ) or ( P(1) and P(0) and ci );C(2)<=G(2) or ( P(2) and G(1) ) or ( P(2) and P(1) and G(0) ) or ( P(2) and P(1) and P(0) and ci );C(3)<=G(3) or ( P(3) and G(2) ) or ( P(3) and P(2) and G(1) ) or ( P(3) and P(2) and P(1) and G(0) ) or ( P(3) and P(2) and P(1) and P(0) and ci );end architecture func;C. VHDL自带加法运算实现4位全加器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity VHDLAD is#定义VHDL自带加法运算实现4位全加器总体接口，如果加和比原来和少，则会进位port(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;Co:out std_logic;S:out std_logic_vector(3 downto 0));end VHDLAD;architecture bhv of VHDLAD issignal D:std_logic_vector(3 downto 0);beginprocess(A,B,Ci,D)beginD <= A + B;if(Ci = '1') thenD <= D + 1;end if;if(D >= A) thenS <= D;Co <= '0';elseS <= D;Co <= '1';end if;end process;end bhv；5.软件仿真结果说明下面图片每幅有14条信号线，从上到下依次为A的低位到高位（共4条）、B的低位到高位（共4条）、输入的进位信号、和的低位到高位（共4条）、输出进位信号。
加法器实验报告
加法器实验报告实验三加法器的设计与仿真一、实验目的熟悉quartus ⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。
二、实验内容1、熟悉quartus ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用逻辑图和vhdl语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；三、实验原理1. 全加器全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
用途：实现一位全加操作逻辑图真值表利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。
2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。
3．74283：4位先行进位全加器（4-bit full adder）利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，按照如下的逻辑图实现进位全加器。
逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。
请自行验证一下。
2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加法器向本级加法器的进位输入。
四、实验方法与步骤实验方法：采用基于fpga进行数字逻辑电路设计的方法。
采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。
VLSI中加法器的一种高效自测试设计
２０ ０ ７年 １ １月
Ｖ Ｓ Ｌ Ｉ中加 法 器 的一 种 高效 自测 试 设计
肖 继学 陈光福 谢永乐
成都 ６０ ５） １０ ４ 成都 ６０ ３） １０ ９
（ 电子 科 技 大 学 自动 化 学 院
（ 华 大 学 机 械 工 程 与 自动 化 学 院 西
（ ｊ－ ６ 一 ｏ ｘｘ １ ３ ｃ ｍ＠ １ ３ ｃ ｍ） ６ ．ｏ
ｃ ｍ ｐｌｔ ｅ ｔ ｎ ｈｅ Ｆａ ｌ ｌ ｃ ｔｏ ａ ｅ ｒ ｐ ｔ ｓ ｈｉ ｓ ９５． ７ ｏ ｅ ｅ ｔ ｓ ．ａ ｄ ｔ ｕｔ ｏ ａ ｉｎ ｒ ｔ ｓ ａ ｅ ｕ ｏ ａ ｇｈ ａ ５ ０％ ａ ｄ ７ ６ ｎ ２． ５６％ ｒ ｓ ｃ ｉ ｅｙ． Ｔｈｅ ｅ ｐｅ ｔｖ ｌ
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式 对 加 法 器 自测 试 进 行 了设 计 ８位 、６位 、２位 行 波 、 前 进 位 加 法 器 的 实 验 结 果 表 明 ， 自测 试 能 实 现 单 、 对 １ ３ 超 该 双
固定 型故 障 的完 全 测 试 ， 单 、 其 双故 障 定 位 率 分 别 达 到 了 ９ ．７ ％ ，２ ６ ６ 以上 ． 自测 试 方 案 可 实 施 真 速 测 试 且 ５５ ０ ７ ．５ ％ 该
摘
要
基 于 算 术 加 法 测 试 生 成 ， 出 了 ＶＬ Ｉ 加 法 器 的 一 种 自测 试 方 案 ： 法 器 产 生 自身 所 需 的 所 有 测 试 矢 量 ． 提 Ｓ中 加
2.1加法器实验 报告 A5
加法器组员:徐鹏，李新意,张严丹. 指导老师：丁祁正、蒋芳芳一、项目内容和要求◆设计一个反相加法器电路，要求：运算关系:)25(21i i O U U U +-=。
输入阻抗应满足Ω≥Ω≥K R K R i i 5,521。
设计条件：①电源电压Ec=±5V ；②负载阻抗Ω=K R L 1.5◆设计一个同相加法器电路，要求：运算关系：21i i O U U U +=。
设计条件： ①电源电压Ec =±5V ；②负载阻抗Ω=K R L 1.5二、设计及调试 （一）电路设计①反相加法器的电路设计如图 1-1 所示，其中U +=U -=0V ；U 0=－[(R f /R 1) ×U i1+(R f /R 2) ×U i2 ] R = R 1 //R 2 //R f根据项目要求的输入阻抗大于5K Ω，且运算关系满足)25(21i i O U U U +-=，因此根据实验室现有电阻的种类，我们选R1为20K Ω和为R2为51K Ω,Rf 为100K Ω、R 为10K Ω。
②同相加法器的电路设计如图1-2所示，其中 U 0的计算如下图1-1反相加法器电路U i1 U i22211121212i i o fU R R R U R R R U U R R RU ⋅++⋅+=⋅+=21212211121221,)(,i i o f i i f o U U U R R R R U R R R U R R R R R R U U U +====⋅++⋅++==有时当解得令图1-2同相加法器电路根据项目要求的输入阻抗大于5K Ω，且运算关系满足21i i O U U U +=，因此根据实验室现有电阻的种类，我们选R1、R2、R 和Rf 都是10K Ω.（二）电路仿真1、反相加法器的电路仿真测试A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压如下；①反相加法器 U i1=+0.5v ，U i2=+0.5v ,输出电压U 0=-3.464V.②反相加法器 U i1=+0.5v ，U i2=-0.5v ,输出电压U 0=-1.503V.③反相加法器U i1=-0.5v，U i2=-0.5v ,输出电压U0=3.496V.④反相加法器U i1=-0.5v，U i2=+0.5v ,输出电压U0=1.536V.B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电压波形如下。
加法器实训实验报告
一、实验目的1. 理解加法器的基本原理和结构。
2. 掌握加法器的使用方法和调试技巧。
3. 通过实际操作，加深对数字电路基础知识的理解。
二、实验器材1. 实验箱2. 加法器芯片（如741）3. 逻辑分析仪4. 万用表5. 连接线6. 电源三、实验原理加法器是一种基本的数字电路，用于实现两个或多个数字的加法运算。
本实验以半加器和全加器为基础，通过级联实现多位数的加法运算。
1. 半加器：完成两个一位二进制数相加，并产生和与进位。
2. 全加器：在半加器的基础上增加一个进位输入端，实现多位数的加法运算。
四、实验步骤1. 搭建电路：- 将加法器芯片插入实验箱的相应位置。
- 根据实验要求，连接输入端、输出端和电源。
- 使用逻辑分析仪观察输入信号和输出信号。
2. 半加器测试：- 将两个一位二进制数输入到半加器的两个输入端。
- 观察逻辑分析仪的输出，验证半加器的功能。
3. 全加器测试：- 将两个一位二进制数和一个进位信号输入到全加器的三个输入端。
- 观察逻辑分析仪的输出，验证全加器的功能。
4. 多位数加法测试：- 将多位二进制数输入到全加器的相应输入端。
- 观察逻辑分析仪的输出，验证多位数的加法运算。
5. 实验结果分析：- 对比理论计算结果和实验结果，分析实验误差原因。
五、实验结果与分析1. 半加器测试：- 输入：A=0, B=0- 输出：和=0，进位=0- 输入：A=1, B=0- 输出：和=1，进位=0- 输入：A=0, B=1- 输出：和=1，进位=0- 输入：A=1, B=1- 输出：和=0，进位=12. 全加器测试：- 输入：A=0, B=0, 进位=0- 输出：和=0，进位=0- 输入：A=1, B=0, 进位=0- 输出：和=1，进位=0- 输入：A=0, B=1, 进位=0- 输出：和=1，进位=0- 输入：A=1, B=1, 进位=0- 输出：和=0，进位=13. 多位数加法测试：- 输入：A=1010，B=1101，进位=0- 输出：和=10111，进位=1实验结果表明，加法器能够实现预期的功能，实验结果与理论计算基本一致。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告一、引言在数字电路的学习中，加法器是一个非常重要的基础电路。
本次实验旨在通过设计和实现四位加法器，加深对数字电路原理的理解，并掌握加法器的设计方法和实现过程。
二、实验目的1. 理解加法器的原理和工作方式；2. 掌握加法器的设计方法和实现过程；3. 学会使用逻辑门电路和触发器构建加法器；4. 验证加法器的正确性和稳定性。
三、实验原理1. 半加器半加器是最基本的加法器，用于实现两个一位二进制数的相加。
其逻辑电路如下：（插入半加器电路图）2. 全加器全加器是由两个半加器和一个或门构成，用于实现三个一位二进制数的相加。
其逻辑电路如下：（插入全加器电路图）3. 四位加法器四位加法器是由四个全加器和一些其他逻辑门组成，用于实现四个四位二进制数的相加。
其逻辑电路如下：（插入四位加法器电路图）四、实验步骤1. 按照电路图连接逻辑门和触发器，搭建四位加法器电路；2. 使用开关设置输入数据，观察输出结果；3. 验证加法器的正确性，将不同的输入数据相加，并手动计算结果进行对比；4. 测试加法器的稳定性，观察输出结果是否随着时间稳定。
五、实验结果与分析通过实验，我们成功搭建了四位加法器电路，并进行了多组数据的测试。
实验结果表明，加法器能够正确地进行四个四位二进制数的相加，并输出正确的结果。
同时，实验中观察到输出结果在一段时间后稳定下来，验证了加法器的稳定性。
六、实验总结本次实验通过设计和实现四位加法器，加深了对数字电路原理的理解，并掌握了加法器的设计方法和实现过程。
通过实验验证了加法器的正确性和稳定性，提高了实际操作能力和解决问题的能力。
同时，实验中还发现了一些问题，比如电路连接错误、输入数据设置错误等，这些问题在实验中及时发现和解决，也对实验结果的准确性起到了保障作用。
在今后的学习中，我们将进一步深入研究数字电路的原理和应用，不断提高自己的实验技能和创新能力。
希望通过这次实验，能够为我们的学习和未来的工作打下坚实的基础。
加法器实验总结
加法器实验总结1. 引言加法器是计算机中一种关键的数字逻辑电路，用于实现数字数据的加法运算。
本文将对我们进行的加法器实验进行总结和分析，包括实验的目的、设计原理、具体实验步骤、实验结果以及实验总结和改进方向。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器，加深理解数字逻辑电路的工作原理和设计方法，并通过实际操纵和观察实验现象来验证所学到的知识。
3. 设计原理一个基本的4位二进制加法器包含4个输入端口（两个4位的二进制数A和B）、一个输出端口（4位二进制数S）和一个进位输出端口（C）。
设计原理可以简述如下： - 每一位的加法运算由一个半加器（half adder）实现，用于计算每一位的和（S）和进位（C）。
- 第一位的和（S[0]）和进位（C[0]）直接由对应的输入端口A[0]和B[0]进行异或和与运算，得到结果。
- 对于其它位（i>=1），和（S[i]）的计算需要考虑前一位的进位（C[i-1]），即S[i] = A[i] ^ B[i] ^ C[i-1]，进位（C[i]）的计算需要考虑前一位的进位（C[i-1]）和当前位的进位（Carry）信号，即C[i] = (A[i] & B[i]) || (C[i-1] & (A[i] ^ B[i]))。
4. 实验步骤4.1 材料准备•集成电路芯片：4个半加器、4个或门、3个异或门。
•连线材料：导线、面包板等。
4.2 电路连接根据设计原理进行电路的连接，确保每个元件都正确连接并没有短路或接触不良的情况。
4.3 电路测试对搭建好的电路进行测试，将不同的二进制数输入A和B接入相应的输入端口，并观察输出端口S和进位输出端口C的结果是否符合预期。
5. 实验结果根据我们的实验步骤，我们成功完成了一个4位二进制加法器的设计和实现。
通过输入不同的二进制数A和B，我们观察到输出端口S和进位输出端口C都能正确地计算出4位二进制数的和。
四位二进制加法器的设计[1]
![四位二进制加法器的设计[1]](https://img.taocdn.com/s3/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
加法计数器电路设计
加法计数器电路设计需要考虑多个因素，包括输入信号、计数器状态、计数规则等。
以下是一个简单的加法计数器电路设计的步骤：
1. 确定计数器的位数：根据需要计数的最大值和最小值，确定计数器的位数。
例如，如果要计数的范围是0到99，则可以选择一个3位的二进制计数器。
2. 确定计数器的状态：根据确定的位数，确定计数器的所有可能状态。
例如，对于一个3位的二进制计数器，有8个可能的状态：000、001、010、011、100、101、110、111。
3. 确定计数规则：根据计数器的状态和输入信号，确定计数器的计数规则。
例如，对于一个3位的二进制加法计数器，可以采用逢十进一的规则，即当计数器的值达到最大值（111）时，下一个输入信号会使计数器的值回绕到最小值（000）。
4. 设计电路：根据上述步骤，设计加法计数器电路。
可以采用门电路、触发器等电子元件来构成加法计数器。
在设计过程中，需要考虑电路的稳定性和可靠性，以及尽量减小功耗和减小体积等问题。
5. 仿真和测试：使用仿真软件对设计的加法计数器电路进行仿真和测试，以确保其功能正确性和性能可靠性。
总之，加法计数器电路设计需要综合考虑多个因素，并采用合适的电子元件和设计方法来实现。
实验BCD码加法器
实验二 文本输入方式设计数字逻辑电路一、实验目的：1、 掌握VHDL 语言的基本语法和设计文件的基本结构。
2、 掌握组合逻辑电路的特性及设计和调试方法。
3、 掌握时序逻辑电路的特性及设计和调试方法。
4、 掌握常用的组合逻辑电路和时序逻辑电路的设计方法。
二、实验的硬件要求：1、 EDA/SOPC 实验箱。
2、 计算机。
三、实验原理数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。
组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。
时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。
1、组合逻辑电路①组合逻辑电路的定义通常组合逻辑电路可以用图1.1所示结构来描述。
其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。
输入和输出之间的逻辑函数关系可用式1.1表示： ②组合逻辑电路的设计方法组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。
理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。
在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。
设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。
组合电路的基本设计步骤可用图1.2来表示。
③组合逻辑电路的特点及设计时的注意事项a)组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。
（实际电路中图 2.1 组合逻辑电路框图L0=F0(X0,X1,···Xn) · · ·Lm=F0(X0,X1,···Xn)（1.1）图 2.2 组合电路设计步骤示意图图还要考虑器件和导线产生的延时）。
加法器实验报告
加法器实验报告加法器实验报告概述：本次实验旨在设计和实现一个加法器电路，通过对电路的搭建和测试，验证加法器的正确性和可行性。
加法器是计算机中最基本的算术运算器之一，其在数字逻辑电路中扮演着重要的角色。
1. 实验背景加法器是一种基本的数字逻辑电路，用于实现数字的加法运算。
在计算机中，加法器被广泛应用于算术逻辑单元(ALU)和中央处理器(CPU)等部件中，用于进行各种数值计算和逻辑运算。
因此，了解和掌握加法器的工作原理和设计方法对于理解计算机原理和数字电路设计具有重要意义。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器电路，验证加法器的正确性和可行性。
具体要求如下：- 设计并搭建一个4位二进制加法器电路；- 对电路进行测试，验证其加法运算的正确性；- 分析电路的性能和优化空间。
3. 实验原理加法器是通过逻辑门电路实现的。
在本次实验中，我们将使用全加器电路来实现4位二进制加法器。
全加器是一种能够实现两个二进制位相加并考虑进位的电路。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4. 实验步骤4.1 设计加法器电路的逻辑功能首先，我们需要确定加法器电路的逻辑功能。
在这个实验中，我们需要实现两个4位二进制数的相加运算，并输出结果。
具体的逻辑功能可以通过真值表或逻辑表达式来描述。
4.2 搭建电路根据逻辑功能的要求，我们可以使用逻辑门电路来搭建加法器。
在本次实验中，我们将使用多个全加器电路来实现4位二进制加法器。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4.3 进行电路测试在搭建完电路后，我们需要对电路进行测试，以验证其加法运算的正确性。
可以通过输入一些测试用例，并比较输出结果与预期结果是否一致来进行测试。
5. 实验结果与分析通过对加法器电路的测试，我们可以得到加法器的输出结果。
通过比较输出结果与预期结果，可以验证加法器的正确性。
同时，我们还可以分析电路的性能和优化空间，例如进一步提高加法器的速度和减少功耗等。
比较器、全加器的功能测试及其应用
本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日实验名称：比较器、全加器的功能测试及其应用实验时间：2015.12小组合作：是○否○小组成员：1、实验目的：掌握集成比较器、全加器74LS85和74LS283的功能测试。
2、实验场地及仪器、设备和材料数据实验箱、74LS85、74LS283、74LS00等。
3、实验思路（实验内容、数据处理方法及实验步骤等）一、实验内容：（1）加法器、比较器、数据选择器功能测试；（2）用门电路设计一个二进制量值比较器，并测试其功能。
（3）用74LS85设计一个八位电子锁电路，并测试其功能。
（4）利用四位集成全加器74LS283设计一个BCD码加法器。
二、实验步骤：1.（1）完成集成比较器74LS85的逻辑功能测试。
下图是74LS85得引脚图和功能表。
（2）完成四位加法器74LS283的逻辑功能测试；下图是74LS283的引脚图和功能示意图。
下图和下表是74LS283功能表。
2.根据比较器的功能用门电路设计出逻辑图如下：二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析（范文素材和资料部分来自网络，供参考。
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8位并行加法器的设计
实验一：8位加法器的设计1.实验目的（1）学习isEXPERT/MAX+plus Ⅱ/Foudation Series软件的基本使用方法。
（2）学习GW48-CK EDA实验开发系统的基本使用方法。
（3）了解VHDL程序的基本结构。
2.实验内容设计并调试一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器，并用GW48_CK EDA实验开发系统（拟采用的实验芯片的型号为isPLSI1032E OLCC_84）进行硬件验证。
3.实验条件（1）画出系统的原理框架图，说明系统中各主要部分的功能。
（2）编写各个VHDL源程序。
（3）根据选用的软件编好用于系统仿真的测试文件。
（4）根据选用的软件及EDA实验开发装置编好用于硬件验证的管脚锁定文件。
（5）记录系统仿真、硬件验证结果。
（6）记录式样过程中出现的问题及解决方法。
4.实验设计（1）系统原理图框架4位二进制并行加法器2个4位二进制并行加法器级联而成的8位加法器（2）VHDL源程序1）4位二进制并行加法器的源代码adder4b.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4b isport(c4:in std_logic;a4:in std_logic_vector(3 downto 0);b4:in std_logic_vector(3 downto 0);s4:out std_logic_vector(3 downto 0);co4:out std_logic);end entity adder4b;architecture art of adder4b issignal s5:std_logic_vector(4 downto 0);signal a5,b5:std_logic_vector(4 downto 0);begina5<='0'&a4;b5<='0'&b4;s5<=a5+b5+c4;s4<=s5(3 downto 0);co4<=s5(4);end architecture art;2）8位二进制并行加法器的源代码adder8b.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b isport(c8:in std_logic;a8:in std_logic_vector(7 downto 0);b8:in std_logic_vector(7 downto 0);s8:out std_logic_vector(7 downto 0);co8:out std_logic);end entity adder8b;architecture art of adder8b iscomponent adder4b isport(c4:in std_logic;a4:in std_logic_vector(3 downto 0);b4:in std_logic_vector(3 downto 0);s4:out std_logic_vector(3 downto 0);co4:out std_logic);end component adder4b;signal sc:std_logic;beginu1:adder4bport map(c4=>c8,a4=>a8(3 downto 0),b4=>b8(3 downto 0), s4=>s8(3 downto 0),co4=>sc);u2:adder4bport map(c4=>sc,a4=>a8(7 downto 4),b4=>b8(7 downto 4),s4=>s8(7 downto 4),co4=>co8);end architecture art;（3）波形仿真文件Module adder8b;C8,a8[7..0],b8[7..0],s8[7..0],co8 pin;Test_vectors(C8,a8[7..0],b8[7..0]->s8[7..0],co8);[0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,]->[x,x,x,x,x,x,x,x,x]; [1,0,0,0,1,0,0,0,1,0,0,0,1,0,0,0,1,]->[x,x,x,x,x,x,x,x,x]; [0,0,0,1,0,0,0,1,0,0,0,1,0,0,0,1,0,]->[x,x,x,x,x,x,x,x,x]; [1,0,0,1,1,0,0,1,1,0,0,1,1,0,0,1,1,]->[x,x,x,x,x,x,x,x,x]; [0,0,1,0,0,0,1,0,0,0,1,0,0,0,1,0,0,]->[x,x,x,x,x,x,x,x,x]; [1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,]->[x,x,x,x,x,x,x,x,x]; [0,0,1,1,0,0,1,1,0,0,1,1,0,0,1,1,0,]->[x,x,x,x,x,x,x,x,x]; [1,0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,]->[x,x,x,x,x,x,x,x,x]; [0,1,0,0,0,0,0,0,0,1,0,0,0,1,0,0,0,]->[x,x,x,x,x,x,x,x,x]; [1,1,0,0,1,1,0,0,1,1,0,0,1,1,0,0,1,]->[x,x,x,x,x,x,x,x,x]; [0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,1,0,]->[x,x,x,x,x,x,x,x,x]; [1,1,0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,]->[x,x,x,x,x,x,x,x,x]; [0,1,1,0,0,1,1,0,0,1,1,0,0,1,1,0,0,]->[x,x,x,x,x,x,x,x,x]; [1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,0,1,]->[x,x,x,x,x,x,x,x,x]; [0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,0,]->[x,x,x,x,x,x,x,x,x]; [1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,]->[x,x,x,x,x,x,x,x,x]; End;（4）管脚锁定文件管脚锁定设计图管脚锁定文件//adder8b.ppn//part: isPLSI1032E OLCC_84 //fromat:pinnanme pintype lock c8 in 11a87 in 73a86 in 17a85 in 19a84 in 2a83 in 29a82 in 60a81 in 44a80 in 1b87 in 69b86 in 18b85 in 16b84 in 42b83 in 27b82 in 53b81 in 84b80 in 43s87 out 71s86 out 70s85 out 59s84 out 58s83 out 62 s82 out 61 s81 out 28 s80 out 30 co8 out 725.实验结果及总结（1）系统仿真情况系统功能仿真结果时序仿真结果（2）硬件验证情况（3）实验开发过程中出现的问题及解决的方法1）在进行仿真时，value总会随着初始设定值的改变而改变，一开始不明白，总是去调节，后面发现者value的值就是设定的初始值的第一位值，对仿真并没影响，于是把他隐藏了。
FPGA四位加法器实验报告
题目：含异步清0和同步使能的4位加法计数器一. 实验目的.学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。
二.实验原理.如图是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，4位锁存器；rst是异步清0信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。
ENA是使能信号，当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。
三.实验内容.设计一个含异步清0和同步使能的4位加法计数器；实现对输入时钟（clk）的计数。
任务分析：在RST=1，ENA=1时，系统对输入时钟进行计数，所计数值输出至OUTY(3 DOWNTO 0)，当计数满15时，产生一个进位，输出至COUT，同时OUTY溢出归零；如果RST=1,ENA=0时，保持原来的计数值不变。
如果RST=0,置输出信号为0；1）异步复位，则输入信号有复位信号RST2）同步使能, 则输入信号有使能信号ENA3）要求同步的时序，则输入信号有时钟CLK在QuartusII上对下列程序进行编辑、编译、综合、适配、仿真。
module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);input CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output[3:0] OUTY;output COUT;reg[3:0] OUTY;reg COUT;wire CLK_1; wire RST_1; wire ENA_1;assign CLK_1 = CLK; assign RST_1 = RST; assign ENA_1 = ENA;always@(posedge CLK or negedge RST)begin if(!RST)begin OUTY<=4'b0000;COUT<=1'b0; endelse if(ENA)Begin OUTY<=OUTY+1;COUT<=OUTY[0] & OUTY[1] & OUTY[2] & OUTY[3]; end end endmodule四.实验步骤.1.在QUARTUSII软件下创建一工程，工程名为CNT4B，芯片名为EP2C35F672C6；2.新建Verilog语言文件，输入以上Verilog语言源程序，并将程序命名为CNT4B.vhd，保存在与工程相同的文件夹中；3.进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正确性。
四位并行加法器实验报告
安徽大学计科院《计算机组成原理》课程设计实验设计报告设计题目：四位并行加法器设计班级：08软件二班小组成员：黄德宏（E20814116）胡从建（E20814110）指导老师：周勇完成日期：2011-3-15一．任务概述1.1设计题目概述：四位并行加法器采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。
超前进位产生电路是根据各位进位的形成条件来实现的。
它不需要依靠低位进位来到后在进行高位进位，而是根据各位输入同时产生进位，改变了进位逐位传送的方式，明显提高了加法器的工作速度。
1.2设计任务：通过小组合作讨论，利用MuxPlus2软件设计画出四位并行加法器原理图，在实验箱上连线,实现4位二进制数相加并得到正确的结果.1.3设计目的：○1掌握MaxPlus2软件的使用方法,并以此为工具进行设计电路原理图.○2了解加法器的工作原理，掌握超前进位产生电路的设计方法.○3正确将电路原理图下载到试验箱中.○4正确通过实验箱连线实现4位二进制数的相加并得到正确结果.○5增强小组协作的能力以及对知识探求的兴趣。
○6完成设计实验报告.1.4设计思路：加法器是计算机的基本运算部件之一。
若不考虑进位输入,两数码Xn,Yn相加称为半加,如下图为半加其功能表:(b)半加器逻辑图(c)用异或门实现半加器将Xn Yn以及进位输入Cn-1相加称为全价，其功能表如下图：a.（全加器功能表）(b)全加器的逻辑图(c)全加器的全加和Fn也可用异或门表示由功能表可得全加和Fn和进位输出Cn表达式：F n=X n Y n C n-1+ X n Y n C n-1+ X n Y n C n-1+ X n Y n C n-1C n= X n Y n C n-1+ X n n C n-1+n Y n C n-1+ X n Y n C n-1F n还可以用两个半加器来形成：F n=X n○+Y n○+C n-1如此，将n个全加器相连可得n位加法器，如图：但加法时间较长，只是因为其位间进位使串行的传送的，本位全加和Fi必须等低位进位Ci-1来到后才能进行，加法时间与位数有关，只有改变进位逐位传送，才能提高加法器的工作速度。
加法器功能测试及设计
实验三加法器功能测试及设计一、 实验目的1、 掌握全加器的工作原理]逻辑功能及应用。
2、 了解多种加法器型号的选择及功能。
二、 实验仪器设备与主要器件实验箱一个；双踪示波器一台，稳压电源一台。
4位二进制超前进位全加器74LS283、74HC283；74LS00三、 实验原理全加器是中规模组合逻辑器件，可实现二进制数据的加法运算，是计算机中最基本的运算单元电路。
一位加法器有三个输入端n A 、n B 、1n C -，即被加数、加数及低一位向本位的进位，有两个输出端n S 、n C ，即相加的和以及向高一位的进位输出。
全加器的符号图1所示。
SnC n-1A nB nCn图1 图2111n n n n n n n n n n n S A B C C A B A C B C ---=⊕⊕=++本实验主要采用4位超前进位全加器74LS283 逻辑符号如图所示U174LS283NS U M _410S U M _313S U M _14S U M _21C 49B 411A 412B 315A 314B 22A 23B 16A 15C 07四、 全加器的功能An Bn Cn-1 Sn Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 11、 用于数值运算，如习题1的图。
2、 可实现组合逻辑函数，完成4位二进制数向 BCD 码的转换。
如习题3的图。
3、 还可以实现十进制加法的形式，如习题2的图。
五、 实验内容1、 验证74LS283的功能，观察现象分析用4位全加器完成1位全加器或2位、3位全加器相加时电路应如何连接？进位输出的位置是否在C 0 处显示？将结果填下表中。
解：电路图连接如下图74LS283N经过观察得：完成1位全加器或2位、3位全加器时，其进位输出总是在比其高一位的输出中显示，只有在4位全加器运算时进位输出才在C 0处显示。
两位数加法器测试用例
项目名称： 功能特性： 预置条件： 测试环境： 设计人员： 功能模块 用例编号 Windows10 黄飞 操作步骤/测试数据 两位数加法工具
两位数加法器启动界面
两位数加法器启动完成
1 2 3
1.打开两位数加法器界面 2.不输入任何数字点击 加】按钮，查看【和】框是否显示正常 1.在第一数值框输入数字1
2.点击【加】按钮
1.在第一数值框和第二数值框分别输入数字1和 2.点击【加】按钮，查看显示是否正常
4 5
1.在第一数值框输入字符a 2.点击【加】按钮， 看显示是否正常 1.在第一数值框和第二数值框分别输入字符a和b 点击【加】按钮，查看显示是否正常 1.在第一数值框和第二数值框分别输入中文你好 点击【加】按钮，查看显示是否正常 1.在第一数值框和第二数值框分别输入数字99 击【加】按钮，查看显示是否正常
6
7 8 9
2
1.在第一数值框和第二数值框分别输入数字98 2 断两位数加法器最大数值 3.点击【加】按钮，查 显示是否正常
1.在第一数值框和第二数值框分别输入数字-98 判断两位数加法器最大数值 3.点击【加】按钮， 看显示是否正常
位数加法器测试用例
程序版本： 两位数加法器启动界面 两位数加法器启动完成 V1.0
设计时间： 操作步骤/测试数据 预期结果
2018年4月5日 实际结果 不正常
法器界面 2.不输入任何数字点击【 ，查看【和】框是否显示正常 2.点击【加】按钮
框输入数字1
正常
框和第二数值框分别输入数字1和2 加】按钮，查看显示是否正常
正常
输入字符a 2.点击【加】按钮，查 看显示是否正常 2.
不正常
正常
实验一-加法器实验总结
几个问题
对层次化设计没有搞清含义 对MAXPLUS2的操作过程不熟悉 对VHDL的编程不熟悉 课堂上进度快，下课没有巩固看书，难以消 化
TOP-DOWN 自顶向下设计
系统
子功能块1
子功能块2
……
子功能块n
逻辑块11
逻辑块12 …… 逻辑块1m
逻辑块21 ……
逻辑块111
……
Ｂotoom-up 自底向上设计
p1:process(abc) begin case abc is WHEN “00”=>cso<="00"; WHEN “01”=>cso<="01"; WHEN”10”=>cso<="01"; WHEN”11”=>cso<="10"; end case; end process; end HALF_ADD_B;
实体
结构体
配置 CONFIGURATION
全加器的逻辑 函数式：
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
CIN 0 1 0 1 0 1 0 1
S 0 1 1 0 1 0 0 1
CO 0 0 0 1 0 1 1 1
S = A BCIN + ABCIN + A BCIN + ABCIN = A ⊕ B ⊕ CIN CO = ABCIN + ABCIN + ABCIN = AB + CINB + ACIN
end process; end HALF_ADD_B;
简化写法：
architecture HALF_ADD_B of FULL_ADD is signal abc,cso: STD_LOGIC_VECTOR(1 downto 0); Begin
比较器全加器的功能测试及其应用
比较器全加器的功能测试及其应用
比较器、全加器的功能测试及其应用
本科学生设计性实验报告
项目副组长学号成员专业班级实验项目名称指导教师及职称开学学期至学年学期听课
时间年月日
-1-
一、实验设计方案实验名称：比较器、全加器的功能测试及其应用领域小组合作：就
是○否○小组成员：实验时间：2021.121、实验目的：掌控内置比较器、全加器74ls85
和74ls283的功能测试。
2、实验场地及仪器、设备和材料数据实验箱、74ls85、74ls283、74ls00等。
3、实验思路（实验内容、数据处理方法及实验步骤等）一、实验内容：（1）加法器、比较器、数据选择器功能测试；（2）用门电路设计一个二进制量值比较器，并
测试其功能。
（3）用74ls85设计一个八位电子锁电路，并测试其功能。
（4）利用四位
内置全加器74ls283设计一个bcd码加法器。
二、实验步骤：1.（1）顺利完成内置比较
器74ls85的逻辑功能测试。
右图就是74ls85得插槽图和功能表。
-2-
（2）完成四位加法器74ls283的逻辑功能测试；下图是74ls283的引脚图和功能示
意图。
下图和下表是74ls283功能表。
-3-
2.根据比较器的功能用门电路设计出来逻辑图如下：
3.根据八位电子锁电路建议设计
图如下：-4-
4.利用74ls283设计的bcd码加法器的基本思路如下：指导老师对实验设计方案的意
见指导老师签名：年月日-5-。
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实验三
加法器功能测试及设计
一、 实验目的
1、 掌握全加器的工作原理]逻辑功能及应用。
2、 了解多种加法器型号的选择及功能。
二、 实验仪器设备与主要器件
实验箱一个；双踪示波器一台，稳压电源一台。
4位二进制超前进位全加器74LS283、74HC283；74LS00
三、 实验原理
全加器是中规模组合逻辑器件，可实现二进制数据的加法运算，是计算机中最基本的运算单元电路。
一位加法器有三个输入端n A 、n B 、1n C -，即被加数、加数及低一位向本位的进位，有两个输出端n S 、n C ，即相加的和以及向高一位的进位输出。
全加器的符号图1所示。
Sn
C n-1
A n
B n
Cn
图1 图2
1
11
n n n n n n n n n n n S A B C C A B A C B C ---=⊕⊕=++
本实验主要采用4位超前进位全加器74LS283 逻辑符号如图所示
U1
74LS283N
S U M _410S U M _313S U M _1
4
S U M _21C 4
9B 411A 412B 315A 314B 22A 23B 16
A 1
5
C 0
7
四、 全加器的功能
An Bn Cn-1 Sn Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
1、 用于数值运算，如习题1的图。
2、 可实现组合逻辑函数，完成4位二进制数向 BCD 码的转换。
如习题3的图。
3、 还可以实现十进制加法的形式，如习题2的图。
五、 实验内容
1、 验证74LS283的功能，观察现象分析用4位全加器完成1位全加器或2位、3位全加器
相加时电路应如何连接？进位输出的位置是否在C 0 处显示？将结果填下表中。
解：电路图连接如下图
74LS283N
经过观察得：完成1位全加器或2位、3位全加器时，其进位输出总是在比其高一位的输出中显示，只有在4位全加器运算时进位输出才在C 0处显示。
2、 设计电路，完成1位十进制数的相加运算，实现2+3=5，4+6=10，7+9=16，用数码管显
示结果，画出完整的电路图并记录数据
解根据二进制与BCD 码的关系得该电路的进位输出C 为
4342O C A A A A C
在此必须注意进位输出已不再是原来的C 0而是C ，这是这个实验的关键所在。
电路图如下：
3、 连接B\BCD 码转换电路，将实验结果填入自拟表中，分析数据是否符合要求。
解：电路图如下
数据真值表如下
4、 设计一个将BCD 码的8421码转换成余3码的电路，写出真值表及表达式，画出电路图。
解：真值表如下
由卡诺图得
432432
F A A A A A A =+=
得电路图如下：。