EDA复习资料
EDA复习要点全
主要知识点1、从执行方式會VHno的描述语句包括那些描述语句？用VHDL语言进行诛计时，按描迖语句的执行丽序迸行分类，可俗VHDL语句分为烦序执行语句(Sequential)和井行执行语句(Pmllcl)。
2、目前沆行的熨停描述语言有那些？借用的硬侔描述语言有ABEL-HPL AHDLVHPL^ Vcrilog-HDL.而VHDL和Vcnlog-HPL是当前最流行的并成为IEEE标准的硬侔描述语言。
3、MAX+PLCS2中各种夭件的扩畏名有哪些？*.vhd *.sym *.gdf *.scf4、羞于MAX+PLUS2的设计流程设计输入、缩译处理.验证(包括功能仿真.时序仿真、和定时分析)和鑒件緇程5、目前获流行的EDA设计软件有那些？ALTERA 公司：MAX+PLUS IIQLARTUSH (全新的EDA软件，正在逐步替代MAX+PLUS)LATTICE 羲迪思公司：isp EXPERT SYSTEMisp DcsigtiExpcri SYSTEM XIUNX 西林公司：FOUNDATIONISE (全新的EDA软件，正左逐步替代FOUNDATION)6、可维程逻辑器件的分矣？按照变成工艺分哪些类？SPLD 简单可第程逻辑器侔CPLP 复亲可端穆逻辑降侔FPGA 现场可编程门阵列ISP 在系统(线)可编程逻辑黔件按编穆工艺分为：墙丝开关(一次可编程，要求大电流) 可编程低阻电路元件(多次编程，要求中电压) EPROM型(紫外线擦除屯可编程逻鋒参件)E PROM型(电可撩写端程器件) 荃于SRAM的编程元件7、VHDL程序设计中常用的库有那些？哪些薛是显式(默认打开的)的，哪些是隐犬的？P159VHDL程序设计的常用库：IEEE库.STD库.WORK库. VITAL库.用户定义库。
显示库：IEEE库用户定义库VITAL库隐式库：、STD挥、WORK庠8、穆序包由那两部分组成？分别有什么作用？P161程序包由两部分组成：程序包首和程序包体，程舟包首为程序包定义接口，声明包中的类型.元件、函鞍和亍程序。
《EDA技术基础》复习资料学习资料
EDA 技术基础》复习资料EDA复习资料《EDA技术基础》题库及参考答案（试用版）目录EDA复习资料 (I)一、填空题 (1)二、单选题 (4)三、简答题 (13)四、应用题 (14)五、V HDL程序填空： (16)一、填空题1. 现代电子技术经历了CAD 、CAE 和EDA三个主要的发展阶段。
2. EDA技术包括大规模可编程器件、硬件描述语言HDL 、EDA工具软件和实验开发系统四大要素。
3. EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。
4. 目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL 和Verilog HDL 。
仿真是一种对所设计电路进行间接检测的方法，包括_功能仿真和_时序仿真。
5. 层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。
先从底层的电路设计开始，然后在高层次的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。
6. 用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行。
7. 可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。
8. ___________________________________________________________________________________ PLD (FPGA、CLPD )种类繁多，特点各异。
共同之处包括的三大部分是逻辑块阵列、输入___________________ / 输出块和互连资源。
9. FPGA两类配置下载方式是主动配置方式和被动配置方式。
10. Quartus II是EDA器件制造商A ltera公司自己开发的EDA工具软件。
11. Quartus II工具软件安装成功后、第一次运行前，还必授权。
12. Quartus II支持原理图、文本和波形等不同的编辑方式。
13. 在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录(文件夹) 。
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HDL:硬件描述语言FPGA:现场可编程门阵列（触发器较多）EDA：电子设计自动化PLD:可编程逻辑器件CPLD：复杂的可编程逻辑器件GAL:通用阵列逻辑PLA:可编程逻辑阵列SOC:系统芯片SOPC:可编程系统芯片EDO:电子设计最优化ASIC:专用集成电路注：FPGA相较于CPLD而言，逻辑单元小，连线关系复杂，更适合进行大规模的逻辑电路设计。
EDA的特点：1、软件硬化，硬件软化；2、自顶向下的设计方法；3、集设计、仿真和测试于一体；4、在系统可现场编程，在线升级；5、设计工作标准化，模块可移植共享。
Top-down设计方式：设计-验证-修改设计-再验证，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。
Bottom-up设计方式：首先确定可用元器件，然后根据这些器件进行逻辑，各模块设计后进行连接，再形成系统，最后经调试、测量看整个系统是否达到指标。
IP核按照提供形式分为：硬核，固核，软核IP核复用，待解决问题（知识产权，型号不统一，）利用设计完成的IP核来进行数字系统设计。
IP核的重用指的是在设计新产品时采用已有的各种功能模块，即使进行修改也是非常有限的，这样可以减少设计的人力风险，缩短设计周期，确保优良品质。
原理图输入（不适合大规模电路）：使用元件符号和连线来描述设计HDL文本输入：描述和设计电路的语言综合：将较高层次的设计描述自动转化为较低层次描述的过程。
适配：将由综合器产生网表文件配置于指定的目标器件中。
仿真：是对所设计电路的功能的验证编程：把适配后生成的编程文件装入到PLD器件中，（CPLD-下载、FPGA-配置）复杂的PLD-CPLD（乘积项）、FPGA（查找表【LUT】）简单的PLD-PLA、GALFPGA的结构：可编程输入/输出(IO)、基本可编程逻辑单元（查找表和寄存器）、布线通道中的互连资源、嵌入式块状ARM。
可编程逻辑单元实现用户指定的逻辑功能，IO是实现内部逻辑器件封装引脚之间提供了可编程接口，可编程互连资源分布在CLB 的空隙，它是在各个模块间传递信号的网络。
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第1章1.EDA技术：2.①硬件实现：大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA和CPLD编程下载、自动测试）②计算机辅助工程（计算机辅助设计CAD计算机辅助制造CAM计算机辅助测试CAT计算机辅助工程CAE）3.EDA电子设计自动化，SOC单片电子系统，HDL硬件描述语言，SOP标准操作程序，FPGA现场可编程序门阵列，CPLD复杂可编程逻辑器件4.FPGA和CPLD开发效率高，成本低，可编程5.EDA是微电子技术和现代电子设计技术的结合6.EDA发展：①电子设计成果以自主知识产权的方式得以明确表达成为可能②在仿真验证和设计方面都支持标准硬件描述语言的功能强大的EDA软件不断推出③电子技术全方位进入EDA时代7.利用EDA进行电子系统设计的最后目标：完成专用集成电路ASIC或印制电路板的设计和实现8.掩模ASIC分类：门阵列ASIC、标准单元ASIC、全定制ASIC9.FPGA和CPLD直接面向用户，具有极大的灵活通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低。
10.H DL分类：VHDL、Verilog HDL（主流）、System Verilog、System C（未来）11.综合定义：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程12.传统的电子设计技术是自底向上的，特点是首先关注并解决底层硬件的可获得性自顶向下：在整个设计流程中各环节逐步求精的过程，从自然语言说明到HDL的系统行为，从描述系统的分解，RTL模型的建立，门级模型产生到最终的可以物理布线实现的底层电路。
13.自顶向下设计流程；设计说明书→建立HDL行为模型→HDL行为仿真→HDC-RTL级建模→前端功能仿真→逻辑综合→测试向量生成→功能仿真→结构综合→门级时序仿真→硬件测试→设计完成14.E DA仿真：时序仿真、功能仿真15.E da开发流程；原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试16.标准单元法必须预建完善的版图单元库，库中包括以物理版图级表达的各种电路元件和电路模块“标准单元”17.常用的HDL仿真器有ModelSim、Active HDL，VCS，NC-Sim18.I P(自主知识产权核)分类：①软IP（用硬件描述语言描述的功能块）②固IP（完成了综合的功能块）③硬IP（提供设计的最终阶段产品：掩模）19.I P内涵：①必须是为了易于重用而按嵌入式应用专门设计的②必须实现IP模块的优化设计20.优化的目标：芯片的面积最小，运算速度最快，功率消耗最低，工艺容差最大21.E DA工具：设计输入编辑器、仿真器、HDL综合器、适配器、下载器22.设计输入：①图形输入（原理图输入、状态图、波形图输入）②HDL文本输入ASIC设计流程：系统规格说明→系统划分→逻辑设计与综合→综合后仿真→版图设计→版图验证→参数提取后仿真→制版和流片→芯片测试。
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EDA复习基础知识要点1.EDA的概念EDA（电子设计自动化）是现代电子设计技术的核心。
EDA就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、化简、分割、综合优化仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子线路的功能。
2.EDA的发展阶段CAD是EDA技术发展的早期阶段，此阶段仅仅使用计算机进行辅助绘图工作。
CAE是在CAD的工具逐步完善的基础上发展起来的，它开始用计算机将许多单点工具集成在一起使用。
20世纪90年代电子技术的飞速发展促使现在的EDA技术的形成。
出现了EDA设计的概念，并发展至今天。
3.EDA设计流程①设计准备②设计输入③设计处理④设计校验⑤器件编程⑥器件验证4.设计输入的三种方式①原理图方式②文本输入方式③波形输入方式5.设计处理的步骤①设计编译和检查（信号线有无漏接，信号有无双重来源，关键词有无错误）②优化设计和综合③适配和分割④布局和布线⑤生成编程数据文件6.常用对应的后缀名①原理图文件.bdf②VHDL语言文件.vhd③Verilog HDL文件.v④仿真波形文件.vwf7.可编程逻辑器件的分类①按集成密度分类可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。
LDPLD 通常是指早期发展起来的、集成密度小于1000门/片左右的PLD如ROM、PLA、PAL和GAL等。
HDPLD包括可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device）、复杂可编程逻辑器件CPLD（Complex PLD）和FPGA三种，其集成密度大于1000门/片。
如Altera公司的EPM9560，其密度为12000门/片，Lattice公司的pLSI/ispLSI3320为14000门/片等。
EDA历年重点复习资料
1.1EDA技术是以计算机为工作平台，以相关的EDA开发软件为工具，以大规模可编程逻辑器件包括CPLD、FPGA、EPLD等）为设计载体，以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述的主要表达方式，自动完成系统算法，电路设计，最终形成电子系统或专用集成芯片的一门新技术。
1.2EDA技术研究的对象是电路或系统芯片设计的过程，可分为系统级、电路级和物理级三个层次。
EDA设计领域和内容，包括从低频、高频到微波，从线性到非线性，从模拟到数字，从可编程逻辑器件通用集成电路到专用集成电路的电子自动化设计。
1.3一般认为EDA技术的发展经历了3个阶段：计算机辅助设计（CAD）、计算机辅助工程（CAE）、电子系统设计自动化（EDA）。
1.4名词解释：1）IC是英文Integrated Circuit的缩写，就是集成电路的意思。
是一种微型电子器件或部件。
采用一定的工艺，把实现一定功能的电路，所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
2）ASIC（Application Specific ntergrated Circuits）：即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。
3）FPGA现场可编程门阵列和CPLD复杂可编程逻辑器件：它是在PAL、GAL、PLD 等可编程器件的基础上进一步发展的产物。
它是作为ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
是目前较为流行的一种EDA设计技术。
4) IP核：是具有知识产权的集成电路设计技术，是指那些己经过验证的、可重利用的、具有某种确定功能的集成电路设计模块。
分为软IP (soft IP core )、固IP (firm IP core)和硬IP (hard IP core )。
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第1章 EDA技术概述1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。
2. EDA的设计输入有：图形输入方式：原理图输入，状态图输入；HDL文本输入：VHDL，Verilog3. 常用缩写FPGA(Field Programable Gate Araay)CPLD(Complex Programmable Logic Device)ASIC(Application Specific Interated Circuit)SOC(System on a Chip)SOPC(System-on-a-Programmable-Chip)HDL(Hardware Description Language)IP(Intellectual Property)CAD(Computer Aided Design)CAM(Computer Aided Manufacturing)CAT(Computer Aided Test)CAE(Computer Aided Engineering)CAA(Computer Aided Analysis)4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。
5．适配：适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
EDA复习要点
EDA复习要点
1、深入了解自顶向下设计的概念
VERILOG C
2 、了解PLD结构的“与——或”阵列，能根据要求在“与——或”阵列结构上编程
3、FPGA和CPLD的在结构上的区别，编程下载上的区别
4、端口模式定义（注意赋值上的区别），信号定义（重点是wire和reg）
5、赋值语句assign 进程语句always@()
6、并行和顺序执行
7、块语句beigin….end 和fork….join
8、条件语句case和if 条件语句的不完备性
9、阻塞赋值和非阻塞赋值
10、元件例化
11、进程语句中对同一信号进行多次驱动
12、三态端口和双端口
13、同步加载和复位以及异步加载和复位
14、分频设计（编程）
15、给出状态图，编写有限状态机程序
16、数据类型（整型寄存器型）
资源优化和速度优化
条件编译
18、$display $strobe $monitor
Initial
延时
时钟信号的产生
仿真程序的编写。
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路级的转化， 而 Verilog 语言和 ABEL语言源程序的综合经过 RTL级→门电路级的转化。 (4) 对 综合器的要求： VHDL 描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较 高， Verilog 和 ABEL对综合器的性能要求较低。
3、 VHDL 的特点： VHDL 主要用于描述数字系统的结构、行为、功能和接口。 (1) 与其他的硬件描述语言相比， VHDL 具有更强的行为描述能力。 (2) VHDL 具有丰富的仿真语句和库函数。 (3) 用 VHDL完成一个确定的设计， 可以利用 EDA工具进行逻辑综合和优化， 描述设计转变成门级网表。
将设计下载到对应的实际器件中， 实现硬件
6 、 EDA 的设计流程：设计输入（将设计的系统或电路按照 图形方式表示出来，并送入计算机的过程。 ）
EDA 开发软件要求的文本方式或
→综合（由高层次描述自动转换为低层次描述的过程，是
EDA技术的核心。 ）
→适配（将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作。
语言和 ABEL语言是一种较低级的描述语言，适用于 RTL级和门电路级的描述，最适于描述
门级电路。 (2) 设计要求： VHDL 进行电子系统设计时可以不了解电路的结构细节，设计者 所做的工作较少； Verilog 和 ABEL语言进行电子系统设计时需了解电路的结构细节，设计者 需做大量的工作。 (3) 综合过程： VHDL 语言源程序的综合通常要经过行为级→ RTL级→门电
层次缩进格式：同一层次的对齐，低层次的较高层次的缩进两个字符。
各个源程序文件的命名均与其实体名一致。保存的位置一定不能放在根目录下。
注意： 实体名实际上是器件名，最好用相应功能来确定，如
counter4b， adder8b。注意不
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常州信息职业技术学院光伏微电子教研室2015年12月目录0．VHDL基本语法 (2)1. 基本门电路 (9)2. 编码器 (9)3.译码器 (11)4.数据比较器 (13)5．数据选择器 (13)6．加法器 (15)7．算术运算器 (17)8．三态门及总线缓冲器 (17)9. 求补码电路 (18)10．触发器 (18)11．寄存器/锁存器 (20)12．移位寄存器 (21)13．计数器 (25)14. 序列信号发生器 (31)15．有限状态机 (35)16．元件例化语句的使用 (37)17．生成语句的应用 (42)18．类属语句的使用 (43)19. 简易彩灯控制电路 (47)20．分频器电路 (49)21．表决器电路 (51)22．奇偶校验电路 (53)一、VHDL的基本结构1．实体ENTITY 用于描述所设计的系统的外部接口信号。
实体语句结构：ENTITY 实体名IS[GENERIC（类属表）；][PORT（端口名，[端口名]：端口模式数据类型；端口名，[端口名]：端口模式数据类型）；END [ENTITY] [实体名]；2．结构体ARCHITECTURE 用于描述系统内部的结构和行为，建立输入和输出之间的关系。
结构体格式：ARCHITECTURE 结构体名OF 实体名IS[说明语句] --内部信号、常数、数据类型、例化元件、函数等的定义。
BEGIN[功能描述语句]END [ARCHITECTURE] [结构体名] ；3．配置CONFIGURA TION 用于以层次化的方式对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。
4．库LIBRARY 用于打开（调用）本设计实体将要用的库。
库是专门存放预编译程序包的地方。
（主要使用IEEE库）5．程序包PACKAGE 用于存放各个设计模块共享的数据类型、常数和子程序等。
（主要使用的程序包有：ieee.std_logic_1164.ALL; ieee.std_logic_unsigned.ALL; ieee.std_logic_arith.ALL;) 二、VHDL的语言要素1．文字规则（略）2．数据对象1）常量CONSTANT 2）变量V ARIABLE 3）信号SIGNAL信号与变量的区别：信号赋值可以有延迟时间，变量赋值无时间延迟；信号除当前值外还有许多相关值，变量只有当前值；进程对信号敏感，对变量不敏感；信号可以是多个进程的全局信号，但变量只有在定义它之后的顺序域可见；信号可以看作硬件的一个连线，但变量无此对应关系。
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答案由个人整理，难免有错，仅供参考！！！一、单项选择题：上课讲到的其它知识点，如变量与信号的含义；进程的含义；eda开放流程等；有两三道可能有一定难度。
二、名词解析：ASIC：专用集成电路、FPGA：现场可编程门阵列、IP：知识产权核或知识产权模块、JTAG：联合测试行动组、HDL：硬件描述语言、SOPC：可编程片上系统、PCB：(Process Control Block)进程控制块、RTL：寄存器传输级、LPM：可设置模块库、CPLD：复杂可编程逻辑器件、FSM：有限状态机三、简答题：课本第一、二章后的简答题；另要明白自顶向下设计方法的优缺点。
简答题：第一章的：1-2、1-4、1-5以及“要明白自顶向下设计方法的优缺点”有可能会考，已经去除了两道题目。
第二章的：2-2、2-4（已经去除三道题目）PS：以上信息是在EDA课程答疑时，老师透露出来的，没有在的题目肯定不会考。
答案自己在书上找，by xw.四、VHDL程序改错题：主要偏重语法。
五、编程器：组合逻辑电路：38译码和83编码38译码：library ieee;use ieee.std_logic_1164.all;entity DECODER isPORT(A,B,C: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end DECODER;architecture A of DECODER isSIGNAL INDATA :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININDATA<=C&B&A;PROCESS(INDATA)BEGINCASE INDATA ISWHEN "000"=>Y<="00000001";WHEN "001"=>Y<="00000010";WHEN "010"=>Y<="00000100";WHEN "011"=>Y<="00001000";WHEN "100"=>Y<="00010000";WHEN "101"=>Y<="00100000";WHEN "110"=>Y<="01000000";WHEN "111"=>Y<="10000000";WHEN OTHERS=>Y<="00000000";END CASE;END PROCESS;end A;83编码library ieee;use ieee.std_logic_1164.all;entity encode isport(d: in std_logic_vector(7 downto 0);ein : in std_logic;a0n,a1n,a2n,gsn,eon : out std_logic);end encode;architecture behav of encode issignal q : std_logic_vector(2 downto 0);begina0n<=q(0);a1n<=q(1);a2n<=q(2);process(d)beginif ein='1' thenq<="111";gsn<='1';eon<='1';elsif d(7)='0' thenq<="000";gsn<='0';eon<='1';elsif d(6)='0' thenq<="001";gsn<='0';eon<='1';elsif d(5)='0' thenq<="010";gsn<='0';eon<='1';elsif d(4)='0' thenq<="011";gsn<='0';eon<='1';elsif d(3)='0' thenq<="100";gsn<='0';eon<='1';elsif d(2)='0' thenq<="101";gsn<='0';eon<='1';elsif d(1)='0' thenq<="110";gsn<='0';eon<='1';elsif d(0)='0' thenq<="111";gsn<='0';eon<='1';elsif d="11111111" thenq<="111";gsn<='1';eon<='0';end if;end process;end behav;时序逻辑电路：同步计数器与异步计数器（要明白两种计数器的差异）同步计数器：LIBRARY IEEE;--带时钟使能的同步4位二进制减法计数器；use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY count ISPORT(clk,clr,en : IN STD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END count;ARCHITECTURE behav OF count ISSIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS (clk,clr)BEGINIF(clk'EVENT AND clk ='1') THENIF(clr='1') THENCount_4<="0000";ELSIF(en='1') THENIF(count_4="0000") THENcount_4<="1111";ELSEcount_4<=count_4-'1';END IF;END IF;END IF;END PROCESS;END behav;异步计数器LIBRARY IEEE; --带时钟使能的异步4位二进制加法计数器use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA ISPORT(clk,clr,en : IN STD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS (clk,clr)BEGINIF(clr='1') THENCount_4<="0000";ELSIF(clk'EVENT AND clk = '1' ) THENIF(en='1') THENIF(count_4="1111") THENcount_4<="0000";ELSEcount_4<=count_4+'1';END IF;END IF;END IF;END PROCESS;END example;：有限状态机：ppt上的两个图，moore和mealy机（要分清两种类型）看ppt，ppt上的应该是mealy机。
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1. 一个项目的输入输出端口是定义在。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 关键字ENTITY定义的是。
A. 实体B. 结构体C. 任何位置D. 进程3. 描述项目具有逻辑功能的是。
A. 实体B. 结构体C. 配置D. 进程4. 关键字ARCHITECTURE定义的是。
A. 结构体B. 进程C. 实体D. 配置5. MAXPLUSII中编译VHDL源程序时要求。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定6. 1987标准的VHDL语言对大小写是。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感7. 关于1987标准的VHDL语言中，标识符描述正确的是。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是。
A. A_2B. A+2C. 2AD. 224. 符合1987VHDL标准的标识符是。
A. a_2_3B. a_____2C. 2_2_aD. 2a9. 不符合1987VHDL标准的标识符是。
A. a_1_inB. a_in_2C. 2_aD. asd_110. 不符合1987VHDL标准的标识符是。
A. a2b2B. a1b1C. ad12D. %5011. VHDL语言中变量定义的位置是。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置12. VHDL语言中信号定义的位置是。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置15. 下面数据中属于实数的是。
A. 4.2B. 3C. ‘1’D. “11011”16. 下面数据中属于位矢量的是。
A. 4.2B. 3C. ‘1’D. “11011”20. 使用STD_LOGIG_1164使用的数据类型时。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D. 必须在结构体中声明21. 可编程逻辑器件的英文简称是。
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EDA复习题写出下列各英文缩写所代表的英文全称和中文名称FPGA现场可编程门阵列(Field－Programmable Gate Array）EDA 电子设计自动化（Electronic Design Automation）PLD 可编程逻辑器件(programmable logic device)ASIC专用集成电路(Application Specific Integrated Circuit)VLSI超大规模集成电路(Very Large Scale Integration)OLMC 输出逻辑宏单元(output logic macro cell )RTL 寄存器传输(register transfer level)PAL可编程阵列逻辑（Programmable Array Logic）LUT 查找表（Look-Up-Table)SRAM 静态随机存储器(Static RAM)GAL 通用阵列逻辑(generic array logic)JTAG 联合测试工作组(Joint Test Action Group)简答题1.信号与变量的区别答：信号是全局变量；对它的赋值有一定的延迟（延迟为一个时钟周期）；可以作为进程的敏感信号；信号赋值符号：“<=”。
而变量则是局部变量，它只能在子程序和进程中使用，对它的赋值没有延迟；不能作为敏感信号；变量赋值符号“：=”。
2.简述图形编辑中模块间的连线有哪三种形式答：节点线、总线和管道线3.简述什么是软件IP答：用VHDL. Verilog HDL等硬件描述语言描述的功能模块，是与具体实现的工艺无关的IP核。
以源文件形式出现，可修改跟扩展。
4.指出JTAG的用途答：首先，将SOF文件转化成JTAG间接配置文件，再通过FPGA的JTAG口，将此文件载入FPGA中，并利用FPGA中固有的对EPCS器件配置的结构向该器件进行编程.5.WHEN_ELSE条件信号赋值语句和 IF_ELSE顺序语句的异同答：异：WHEN_ELSE条件信号赋值语句中无标点，句末无符号；必须成对出现；是并行语句，必须放在结构体中。
EDA复习(
第一部分基本概念一、填空题型（1）CPLD是复杂的可编程逻辑器件的缩写。
（2）FPGA是现场可编程门阵列的缩写。
（3）CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。
（4）图形文件的扩展名是GDF ，仿真通道文件的扩展名是SCF，波形文件的扩展名是WDF，使用VHDL语言，文本设计文件的扩展名是.VHD 。
（5）基于可编程器件EDA技术主要包括四大要素，分别为大规模可编程器件、硬件描述语言、软件开发系统、实验开发系统。
（6）MAX＋PLUSII支持的设计输入方法有图形输入，波形输入，文本输入。
（7）元件例化语句的作用：层次设计，由元件声明和元件例化两部分组成。
（8）EDA数字系统工程设计流程包括：设计准备、设计输入、设计实现、器件编程与配置、设计验证。
（9）CPLD中的逻辑单元是大单元，采用集总总线互连方式；FPGA的逻辑单元是小单元，采用分段式互连方式。
(10) 结构体包括三种描述方法：结构体的行为描述、结构体的数据流描述、结构体的结构化描述。
(11)硬件描述语言HDL给数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的自顶向下的设计方法。
(12)变量赋值语句的语法格式：目标变量名：＝表达式，信号赋值语句的语法格式：目标信号名<= 表达式。
(13) 下列标准数据类型各值的含义：‘0’_强0__、‘1’_强1_、‘Z’高阻态、‘L’_弱0__、‘H’__弱1__、‘－’_忽略___。
(14) CPLD是基于乘积项的可编程结构，即由可编程的与阵列和固定的或阵列来完成功能。
而FPGA采用查找表LUT结构的可编程结构。
（15）硬件描述语言(HDL) 是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言。
它的种类很多，如VHDL 、Verilog HDL 、AHDL 。
（16）VHDL的基本描述语句包括一系列顺序语句和并行语句两大基本描述语句。
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※<习题三>一、填空题1、VHDL语言是__ ______标准化语言。
2、一个完整的VHDL程序包含：__ ___、___ __、__ ___、 ___ __、__ ____五个部分。
3、____ ___部份说明了设计模块的输入/输出接口信号或引脚。
4、____ ___部份描述了设计模块的具体逻辑功能。
5、VHDL提供了四种端口模式：___ __、___ __、___ __、 __ ___。
6、关键字实体的英文是：__ ___。
7、关键字结构体的英文是：___ __。
8、VHDL语言常用的库有：__ ___、__ ___、 ____ _。
9、结构体的描述方式主要有：___ __和__ ___。
10、IEEE库常用的程序包有：__ ___、 _____、 ____ _。
11、程序包由： _____和__ ___构成二、选择题1、ＶＨＤＬ语言程序结构中必不可少的部分是：（）（A）库（B）程序包（C）配置（D）实体和结构体2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（）：（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ3、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）WORK 库（D）ALTERA库4、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）STD 库（D）ALTERA库5、能反馈输出信号至内部的端口模式是（）：（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ6、CLK为输入信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT7、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT8、STD_LOGIC_1164程序包的正确声明方法是：（）（A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164（C）USE IEEE.STD_LOGIC_1164.ALL （D）USEWORK.STD_LOGIC_1164.ALL9、类属说明的正确格式是：（）（A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us);（C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us);10、使用STD_LOGIC数据类型，必须声明库（）（A）ALTERA （B）STD （C）IEEE （D）WORK三、判断题1、IEEE库使用时必须声明。
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第一部分：选择题1.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是 A 。
A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
2.一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体3.MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定4.符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a5.不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_16.1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感7.变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别8.对于信号和变量的说法，哪一个是不正确的： A 。
A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样9.下列关于信号的说法不正确的是 C 。
A . 信号相当于器件内部的一个数据暂存节点。
B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。
C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。
D. 信号在整个结构体内的任何地方都能适用。
10.在VHDL中 D 不能将信息带出对它定义的当前设计单元。
A. 信号B. 常量C. 数据D. 变量11.可以不必声明而直接引用的数据类型是 C 。
A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的12.STD_LOGIG_1164中定义的高阻是字符 D 。
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一、掌握书上勾画的知识点，会出填空题ASIC:专用集成电路SOC:单片电子系统EDA:电子设计自动化HDL：硬件描述语言FPGA：现场可编程门阵列CPLD：复杂可编程逻辑器件SOPC：片上可编程系统CAD:计算机辅助技术CAM：计算机辅助制造CAT：计算机辅助测试CAE：计算机辅助工程IP:自主知识产权1）目前常用的HDL主要有VHDL、Verilog HDL、SystemVerilog和SystemC2）综合：把抽象的实体结合成单个或统一的实体。
3）传统的电子设计技术是自底向上的，当前是自顶向下的。
4）设计输入，逻辑综合，适配（结构综合），功能仿真与时序仿真，编程下载和硬件测试。
5）集成化EDA开发工具Altera的Quartus Ⅱ、Xilinx的ISE6)常用的HDL仿真器ModelSim7)IP核包括软IP、固IP、硬IP8)可编程逻辑器件的演变过程：20世纪70年代，PROM、PLA;20世纪70年代末，PAL; 20世纪80年代初，Lattice发明GAL;20世纪80年代中期，Xilinx生产FPGA，同期Altera 推出EPLD; 20世纪80年代末，Lattice提出CPLD；20世纪90年代后，SOPC,FPGA（更加瞩目）9)PLD器件从“与—或”阵列和门阵列两类基本结构发展起来，从结构上分两大类：1）乘积项结构器件，其基本结构为“与-或”阵列；2）基于查找表结构的器件10)与posedge CLK对应的还有negedge CLK，这是时钟下降沿敏感的表达11)assgin引导的语句属于并行语句，always语句属于并行语句，内部引导顺序结构12)if语句具有优先级，case并列平等13)从状态机的信号输出方式上分为Moore和Mealy,状态机结构中通常都包含了说明部分、主控时序过程、主控组合过程、辅助过程14)数据类型是Verilog用来表示数字电路硬件中的物理连线、数据存储对象和传输单元，包括网络类型（net）、寄存器类型（register）、存储器类型。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
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一、名词术语解释（约20%）第1章概述第2章 EDA设计流程及其工具第3章 FPGA/CPLD结构与应用EDA Electronic Design Automation电子设计自动化；ASIC Application Specific Integrated Circuit专用集成电路；VHDL Very High Speed Integrated Circuit Hardware Description Language 高速集成电路硬件描述语言；SRAM Static Random Access Memory 静态随机存储器；CPLD Complex Programmable Logic Device复杂可编程逻辑器件；HDL Hardware Description Language 硬件描述语言；SOPC System On a Programmable Chip 可编程芯片系统；PROM Programmable Read Only Memory可编程只读存储器；LUT Look Up Table 可编程的查找表；FPGA Field Programmable Gate Array 现场可编辑门阵列IP Intellectual Property 知识产权核；CPU Central Processing Unit 中央处理器SOC System On a Chip 单片电子系统IEEE Institute of Electrical and Electronics Engineers 电机工程师协会CAD CAM CAT CAE Computer Aided Design/Manufacture/Test/Engineering 计算机辅助设计/制造/测试/工程技术PCB Printed Circuit Board 印刷电路板LAB Logic Array Block 逻辑阵列块PGA Programmable Gate Array 可编程门阵列；PLD Programmable Logic Device 可编程逻辑器件PLA Programmable Logic Array 可编程逻辑阵列PAL Programmable Array Logic 可编程阵列逻辑GAL Generic Array Logic 通用阵列逻辑RTL Register Transport Level 寄存器传输级LE/LC Logic Element/Cell 逻辑元二、回答问题（约10%）（1）第5章 VHDL设计进阶 5.3 数据对象（信号与变量的异同点）信号SIGNAL 变量VARIABLE基本用法用于作为电路中的信号连线用于作为进程中局部数据存储单元适用范围在整个结构体内的任何地方都能适用只能在所定义的进程中使用行为特性在进程的最后才对信号赋值立即赋值异：（1）使用和定义范围：前者是实体，结构体和程序包；后者仅限于定义了变量的进程或子程序的顺序语句。
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一、VHDL程序填空
下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。
LIBRARY __________ ;
USE IEEE._____________________.ALL;
ENTITY coder IS
PORT ( din : IN STD_LOGIC_VECTOR(__________________);
output : __________ STD_LOGIC_VECTOR(3 DOWNTO 0) );
END coder;
ARCHITECTURE behav OF _____________ IS
SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS (__________)
BEGIN
IF (din(9)='0') THEN SIN <= "1001" ;
_________________ THEN SIN <= "1000" ;
ELSIF (din(7)='0') THEN SIN <= "0111" ;
ELSIF (din(6)='0') THEN SIN <= "0110" ;
ELSIF (din(5)='0') THEN SIN <= "0101" ;
ELSIF (din(4)='0') THEN SIN <= "0100" ;
ELSIF (din(3)='0') THEN SIN <= "0011" ;
ELSIF (din(2)='0') THEN SIN <= "0010" ;
ELSIF (din(1)='0') THEN SIN <= "0001" ;
ELSE _____________ ;
________________
END PROCESS ；
_______________；
END behav;
二、VHDL程序改错
仔细阅读下列程序，回答问题：
1 LIBRARY IEEE;
2 USE IEEE.STD_LOGIC_1164.ALL;
3
4 ENTITY CNT4 IS
5 PORT ( CLK : IN STD_LOGIC ;
6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
7 END CNT4;
8 ARCHITECTURE bhv OF CNT4 IS
9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
10 BEGIN
11 PROCESS (CLK) BEGIN
12 IF RISING_EDGE(CLK) begin
13 IF Q1 < 15 THEN
14 Q1 <= Q1 + 1 ;
15 ELSE
16 Q1 <= (OTHERS => '0');
17 END IF;
18 END IF;
19 END PROCESS ;
20 Q <= Q1;
21 END bhv;
1. 在程序中存在两处错误，试指出，并说明理由：
2. 修改相应行的程序（如果是缺少语句请指出大致的行数）：
三、综合题（20分）
已知状态机状态图如图(a)所示；完成下列各题：
（一）已知状态机状态图如图a 所示；完成下列各题：
图a 状态图
图b 状态机结构图
1. 试判断该状态机类型，并说明理由。
2. 根据状态图，写出对应于结构图b ，分别由主控组合进程和主控时序进程组
成的VHDL 有限状态机描述。
四、编写VHDL 程序（20分，每题10分）
1. 试描述一个带进位输入、输出的8位全加器
端口：A 、B 为加数，CIN 为进位输入，S 为加和，COUT 为进位输出
“01”
out_a <= “0101“1000”;
;
out_a <= “1101
2. 看下面原理图，写出相应VHDL 描述 D
Q DFF D Q DFF
OR yout
OUTPUT xin INPUT
clk INPUT。