引脚与总线

控制线：
BHE/S7
➢ALE、DEN、DT/R、M/IO、WR、RD
➢ TEST、READY
➢INTR、INTA、NMI
➢HOLD、HLDA
➢RESET、CLK、Vcc、GND、 MN／MX
最大组态下24~31引脚定义：
★ S0 S1 S2：输出、三态。总线周期状态信号。发给总
线控制器8288，使其产生相应的总线控制信号代替 CPU输出。译码状态见P33，表2.4 。
CLK
T1 T2 T3 T4 T1 T1 T1 T2 T3 TW T4
总线周期
空闲
总线周期
总线周期
指令周期
我们要学习的是：
在某一种总线周期内，总线 上出现的信号及信号间的时序。
2.2 8086/8088的引脚信号与功能
双列直插，40个引脚 其中8个引脚在最大或最小模式时信号的名
称和功能是不同的。 本节先讲与模式无关的引脚。
可以被屏蔽掉 6、NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽，所以优先级别高于
INTR（可屏蔽中断）
7、RESET
复位请求，输入、高电平有效 该信号有效（至少维持4个时钟周期），将使
线
控制总线CB
形 成 存储器
I/O接口
I/O设备
总线形成
8086最小模式下系统配置（总线形成）
MN/MX* M/IO* RD* WR*
高
存储器读
高
高
低
存储器写
高
低
高
7.总线保持请求信号HOLD
输入、高电平有效 ➢ 有效时，表示其他处理主模块向CPU申请占用总线 ➢ 该信号从有效回到无效时，表示总线请求设备对总线 的使用已经结束，通知CPU收回对总线的控制权
8. 总线保持响应信号HLDA
输出、高电平有效 有效时表示CPU已响应总线请求，并已将总线释放。
2. 地址锁存信号
ALE（Address Latch Enable）
地址锁存允许，输出、高电平有效 CPU 在每个总线周期的T1都提供ALE信号。 ALE引脚高有效时，表示复用引脚：AD15 ~ AD0
和A19/S6 ~ A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，
其时钟周期约为210ns 9、Vcc
电源输入，向CPU提供＋5V电源 GND（2个） 接地，向CPU提供参考地电平
(五)其他控制线(24～31引脚)
这些引脚具有两种功能，根据方式控制线MN／MX所 处的状态而确定。
MN/MX（Minimum/Maximum）33pin
组态选择，输入 ➢接高电平（电源电压）时，8086/8088引脚工 作在最小组态。在此方式下，全部控制信号由 CPU本身提供。 ➢接地时，8086/8088工作在最大组态。这时， 系统的部分控制信号由8288总线控制器提供。
1、 (BHE/S7) 高8位 数据总线允许/状态复用引脚，输出，三态 。 T1状态时 输出BHE，表示总线高8位上的数据
D15 ~D8 是否有效。 ➢BHE信号和A0联合来控制连接在总线上的存储
器和接口以何种格式传输数据。 ➢见P53 ,图2-19 。P46 表2-7 其它T状态输出S7 ，但无实际意义，是备用信号。
CPU引脚是如何相互配合，实现总线操作、控制 系统工作的呢？ 解答：总线时序
2.4 8086系统配置
一、 最小模式 当MN／MX接高电平+5伏，系统工作于最小
模式，即单处理器系统方式，它适合于较小规模 的应用。
8086本身提供所有的控制总线信号
C
系
系统总线BUS
地址总线AB
P
统
数据总线DB
U
总
2、RD
读控制信号，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数
据。对谁读 ，取决于M/IO引脚的状态。 读操作时，该信号在T2、T3、TW状态有效均为低
电平。
3、READY
存储器或I/O口发来的“准备好”信号，输入、高 电平有效
总线操作周期中，CPU会测试该引脚 ➢如果测到高有效，CPU直接进入下一步 ➢如果测到无效，CPU将插入等待周期TW
最小模式下24~31引脚的信号定义如下：
1. 中断响应引脚
INTA（Interrupt Acknowledge）
CPU对可屏蔽中断进行响应，输出、低电平有效 CPU进入中断响应周期，发出的2个负脉冲，以通
知外设接口来自INTR引脚的中断请求已被CPU响 应，并作为中断向量号的读选通信号。
读写控制引脚
CPU回到其初始状态；当它再度返回无效时， CPU将重新开始工作 8086/8088CPU复位后CS＝FFFFH、IP＝0000H， 所以程序入口在物理地址FFFF0H
8、CLK（Clock） 系统时钟，输入 系统通过该引脚给CPU提供内部定时信号
➢8086/8088的标准工作时钟为5MHz ➢IBM PC/XT机的8088采用了4.77MHz的时钟，
2.2.3 8088与8086的不同之处
指令队列
数据总线8位AD7~AD0，一次只能传8位 IO/M （为了与8085兼容）
BHE不需要了，改为SS0，与DT/R和IO/M组合决 定最小模式中的总线周期操作。
“引脚”提问
提问1： CPU引脚是如何与外部连接的呢？
解答：总线形成 提问2：
T1 输出存储器或I/O端口的地址。 其他时间用于传送数据D7 ~ D0
当CPU响应中断以及系统总线“保持响应”时,复用线都被 浮置为高阻状态。
二. 地址/状态引脚（续2）
A19/S6 ~ A16/S3（Address/Status）
地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的T1状态输出高4位地址A19 ~ A16 在访问外设端口时不使用这4个引脚，T1状态全部输出低
口。 在DMA方式时，被浮置为高阻状态。
RD（Read）
读控制，输出、三态、低电平有效
有效时，表示CPU正在从存储器或I/O端口读入数
据
考虑谁接受这
些信号
读写控制引脚
M/IO、WR和RD是最基本的控制信号 组合后，控制4种基本的总线周期
总线周期
M/IO WR
RD
I/O读
低
高
低
I/O写
低
低
输出正常的低电平、高电平外，还可 以输出高阻的第三态
分类学习这40个引脚（总线）信号
1. 数据和地址引脚 2. 读写控制引脚 3. 中断请求和响应引脚 4. 总线请求和响应引脚 5. 其它引脚
一.地址/数据引脚
AD15 ~ AD0（Address/Data）
地址/数据分时复用引脚，双向、三态 在访问存储器或外设端口的总线操作周期中，这些引脚在
等待周期中仍然要监测READY信号，确定是否继 续插入等待周期
用于协调慢速外设和高速CPU 的配合。
4、TEST
测试，输入、低电平有效 使用协处理器8087时，通过该引脚和WAIT指令，
可使8088与8087的操作保持同步（常用于多CPU 系统）
中断请求和响应引脚
5、INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，主机表与示外请设求进设行备数向据交CP换U通申常请采可用可屏屏蔽蔽中中断断 该中断请不可求屏是蔽否中响断应通受常用控于于处IF理（掉中电断等允系统许故标障志）、
与模式有关的 引脚为24~31 括号中为最小 模式时引脚名
8086的引脚图
GND
AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1
AD0 NMI INTR CLK GND
1
40
2
39
3
38
4
37
5
36
6
35
7 8086 34
8
ห้องสมุดไป่ตู้
33
23
19
22
20
21
VCC A15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 HIGH (SS0*) MN / MX* RD* RQ*/ GT0* (HOLD) RQ* /GT1* ( HLDA) LOCK* (WR*) S2* (M / IO ) S1* (DT / R* ) S0 (DEN) QS0（ALE） QS1（INTA） TEST* READY RESET
9
32
10
31
11
30
12
29
13
28
14
27
15
26
16
25
17
24
18
23
19
22
20
21
VCC AD15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 BHE*/S7 MN / MX* RD* HOLD (RQ*/ GT0*) HLDA(RQ* /GT1*) WR* (LOCK*) M / IO* (S2*) DT / R* (S1*) DEN * (S0) ALE* （QS0） INTA* （QS1） TEST* READY RESET
此时CPU的地址引脚、数据引脚及具有三态输出能力的控 制引脚将全面呈现高阻，从而让出了总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转 为无效，CPU重新获得总线控制权。
最小模式时8086“引脚” 小结
CPU引脚是系统总线的基本信号
可以分成三类信号
16位数据线：AD0 ~ AD15 20位地址线：AD0 ~ AD15， A16/S3 ~A19/S6，
与模式有关的 引脚为24~31 括号中为最大 模式时引脚名
CPU的外部特性表现在其引脚信号上，学习引脚 信号时要关注以下几个方面：
⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力
信号从芯片向外输出，还是从外 部输入芯片，或者是双向的
起作用的逻辑电平,高、低电平有 效,上升、下降边沿有效
引脚与总线
图 1 微型计算机的功能模块
总线：连接计算机各功能部件的逻辑电路
本章主要内容
面向微机系统的外部结构（三总线结构）介绍 ①总线如何形成 ★ 8086CPU 的外部特性------引脚功能。 ★ 如何形成总线。 ②总线如何工作 ★总线操作和总线时序
基本的总线周期：存储器读、写；
输入输出端口的读、写； 中断响应。
RQ/GT0，RQ/GT2 ：总线请求/允许信号； 双向。 可供CPU 以外的两个协处理 器来申请占用总线。
LOCK：输出、三态。总线封锁信号。有效时，别的 总线主设备不能获得对总线的控制。 执行LOCK指令、中断过程中为低有效。
QS0、QS1:输出。表示指令队列的状态，以便外部 （8087）对其动作进行跟踪，保持同步。 P34，表2.5
电平，表示无效。 其他T状态 输出状态信号S6 ~ S3
S6为0用来指示8086／8088当前与总线相连，所以，在 T2～T4状态，S6总等于0，以表示8086／8088当前连在总 线上。S5表明中断允许标志位IF的当前设置。S4和S3用来 指示当前正在使用哪个段寄存器，如书中表2-2所示。
三、控制引脚
数据发送/接收，输出、三态 该信号表明了当前数据总线上的数据流向。用来控制数据
收发器的数据传送方向。 ➢ 高电平时数据自CPU输出（通过8286发送数据） ➢ 低电平时数据输注入意C引P脚U间（的通配合过8286接收数据）
5.存储器/IO端口 访问控制信号
M/IO（Input and Output/Memory）
所以系统利用ALE引脚将地址锁存起来，锁存到 8282 。 不能被浮空
3. 数据允许信号 DEN（Data Enable）
数据收发允许信号，输出、三态、低电平有效
有效时，表示允许数据通过数据总线收发器8286。即数 据总线双向驱动器的选通信号
4. 数据收发输出DT/R（Data Transmit/Receive）
I/O或存储器访问，输出、三态
➢ 该引脚输出高电平时，表示CPU将访问I/O端口，这时 地址总线A15 ~ A0提供16位I/O口地址
➢ 该引脚输出低电平时，表示CPU将访问存储器，这时 地址总线A19 ~ A0提供20位存储器地址
在DMA方式时，被浮置为高阻状态。
6. 写信号
WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端
8088的引脚
GND
A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1
AD0 NMI INTR CLK GND
1
40
2
39
3
38
4
37
5
36
6
35
7 8088 34
8
33
9
32
10
31
11
30
12
29
13
28
14
27
15
26
16
25
17
24
18