DSPLL的原理介绍

DSPLL 的原理介绍
DSPLL 的原理
这项技术运用DPS 高速运算替代通常采用的分离器件搭建的锁相环滤波电
路。

由于不需要外接器件，单板的噪声对锁相环影响降低到最低。

这项数字
技术能够在温度，电压变化和外围MCU 不同的情况下提供高度的稳定性和
一致性。

下图是DSPLL 一个简单功能框图。

DSP 运算处理Phase Detector 的相差脉冲，产生一个数字频率控制字M 来调制一个数字控制的时钟DCO。

数字分频器N1,N2,N3 都有很大的范围，这
样可以是在一个输入频率下，产生近似任意频率的输出。

具有DSPLL 技术的
窄环路带宽产品(Si5316, Si5319, Si5323, Si5326, Si5366, and Si5368)提供超低的输出抖动和极强的抖动衰减性能。

对于那些需要多路低抖动时钟频率转换
的应用，宽环路带宽的产品(Si5322, Si5325, Si5365, and Si5367)是一种很好的选择。

DSPLL 带来的优势
(1)极低的输出抖动0.3ps RMS 抖动。