第6讲 多功能算术与逻辑运算单元ALU

– 利用这种4位一组的CLA电路和4位全加器可以构 成4位CLA加法器。注意，4位CLA加法器包含了 两部分逻辑：4位全加器和4位一组的先行进位链， 这个组内的进位为一级进位。
– 在组间，每个组的进位输入是前一个组的进位输 出，而每个组的进位输出是下一个组的进位输入.
2013年8月9日3时13分
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C2 G 2 P2G1 P2 P1C0 C3 G 3 P3G 2 P3P2G1 P3P2 P1C0 C4 G 4 P4G 3 P4 P3G 2 P4 P3P2G1 P4 P3P2 P1C0
• 其余各组可照此类推，仅下标序号相应变化。如 C5 G 5 P5C1
单级先行进位（续二）
• 组内并行、组间串行进位的时间图(16位)如下：
– 完成进位时间8ty. – 进位时间与组数成正比，组数越多，进位时间越长。
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第二章 运算方法与运算器
多级先行进位
• 为说明问题，我们不妨仍以16位加法器为例，仍然4 位一组，分成4个小组，先就第一小组的进位输出函 数C4做一下分析：
C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0
G1* P1*
= G1* +P1*C0
• G1*称为组进位产生函数，P1*称为组进位传递函数； 这两个函数类似于进位产生函数G和进位传递函数P.
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第二章 运算方法与运算器
多级先行进位（续一）
• 四个组内的最高进位C16、C12、C8、C4可以分别表示为:
C4 = G1* + P1* C0 C8 = G2* + P2* C4 C12 = G3* + P3* C8 C16 = G4* + P4* C12
现在逐项代入、并展开得关系式：
C4 = G1* + P1* C0 C8 = G2*+P2*C4=G2*+P2*G1* +P2*P1*C0 C12 = G3*+P3*G2*+P3*P2*G1* +P3*P2*P1*C0 C16 = G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1*+P4*P3*P2*P1*C0
• 全加器有三个输入量： 操作数Ai、Bi、以及低 位传来的进位信号Ci-1 。 • 全加器有两个输出量： 本位和Si、以及向高位 的进位信号Ci。
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0 0 0 1 0 1 1 1
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第二章 运算方法与运算器
全加器的逻辑方程和电路
根据真值表得：
第二章 运算方法与运算器
定点运算器的组成
上式中进位下标用n＋i代替原来以为全
加器中的i,i代表集成在一片电路上的ALU的
二进制位数。
对于4位一片的ALU,i＝0,1,2,3。
n代表若干片ALU组成更大字长的运算器时每 片电路的最低位计数,例如当4片ALU组成16 位字长的运算器时,n＝0,4,8,12。
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第二章 运算方法与运算器
多级先行进位（续四）
16位2级先行进位时间图 进位产生次序如下：



产生第一小组的C1～C3、所有 组进位产生函数Gi*和组进位传 递函数Pi*，时间为2ty. 由CLA电路产生第二、三、四 小组的组间进位信号C4、C8、 C12、C16，时间为2ty. 产生第二、三、四小组的组内 进位信号C5、C6、C7、C9、C10、 C11、C13、C14、C15，时间为 2ty.
C6 G 6 P6G 5 P6 P5C1 • C1是第一组产生的组间进位，作为第二小组的初始进位。
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第二章 运算方法与运算器
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第二章 运算方法与运算器
第二章 运算方法与运算器
设n位并行加法器的序号是：第1位 为最低位，第n位为最高位，则各进 位符号的逻辑式如下：
C1 G1 P1C0 A1B1 (A1 B1 )C0 C2 G 2 P2C1 A 2 B2 (A 2 B2 )C1 Cn G n Pn Cn 1 A n Bn (A n Bn )Cn 1
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1.基本思想
第二章 运算方法与运算器
定点运算器的组成
一位全加器(FA)的逻辑表达式为
Fi＝Ai⊕Bi⊕Ci Ci＋1＝AiBi＋BiCi＋CiAi
将Ai和Bi先组合成由控制参数S0,S1,S2,S3控制
的组合函数Xi和Yi,然后再将Xi,Yi和下一位进位数通
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第二章 运算方法与运算器
定点运算器的组成
2.逻辑表达式 根据上面所列的函数关系,即可列出Xi和Yi的逻辑表达式： 控制参数S0 ,S1 ,S2 ,S3 分别控制输入Ai和Bi,产生Y和X Xi＝ S2S3＋S2S3（Ai＋Bi）＋S2S3（Ai＋Bi）＋S2S3Ai 的函数。其中Yi是受S0 ,S1控制的Ai和Bi的组合函数,而Xi是受 Yi＝S0控制的A0S1AiBi＋S0S1AiBi S ,S S1Ai＋S 和B 组合函数,其函数关系如表2.4所示。
过全加器进行全加。这样,不同的控制参数可以得到
不同的组合函数,因而能够实现多种算术运算和逻辑
运算。因此,一位算术/逻辑运算单元的逻辑表达式为
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Fi＝Xi⊕Yi⊕Cn＋i Cn＋i＋1＝XiY信息工程系 n＋i＋Cn＋iXi i＋YiC
图2.10 ALU的逻辑结构原理框图 第21页 系统结构教研室
• 并行进位方式需继续改进，才能有实用价值。这就是 下面要介绍的分组进位方式。
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第将其分为4组，每组4位。
构成16 位加法 器很容 易实现
– 在组内，按照并行进位函数直接产生C1～C4，这 些进位可同时得到。实现这种进位逻辑的电路称 为4位先行进位电路（CLA），如74181ALU。
第二章 运算方法与运算器
一、算术逻辑运算的实现
计算机中最基本的算术运算是加法运算，不论加、 减、乘、除运算最终都可以归结为加法运算。所以 首先讨论最基本、最核心的运算部件——加法器， 以及并行加法器的进位问题。 加法器是由全加器和其它必要的逻辑电路组成的， 所以我们从全加器开始讨论。
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其中：C1=G1+P1C0 C2=G2+P2C1 ┇ Cn=Gn+PnCn-1
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串行进位的并行加法器，总的延迟时间正比于字 长，字长越长，总延迟时间也越长。 若一位进位需2ty时间，完成n位进位就需要2nty. 要提高加法运算速度，必须改进进位方式。
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Si=Ai⊕Bi⊕Ci-1 Ci=AiBi+(Ai⊕Bi)Ci-1 Si : 本位和 Ci : 向高位的进位 一个全加器只完成一位加法
实现电路
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逻辑框图
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第二章 运算方法与运算器
全加器构成加法器
• 全加器并不存储信息，可用门电路来实现。用全加 器能够方便地构成加法器。加法器分为串行加法器 和并行加法器。 • 串行加法器只有一个全加器，数据逐位串行送入加 法器进行计算。由于运算速度慢，一般不用。 • 并行加法器则由若干个这样的全加器构成，各位数 据同时运算。并行加法器的位数与操作数的位数相 等。并行加法器的最长运算时间主要取决于进位信 号的传递时间。例如：11…11和00…01相加，最低 位产生的进位将逐位影响到最高位.
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第二章 运算方法与运算器
4、多功能算术逻辑部件ALU
• 前面介绍了运算器的算术运算功能，为了完成多种算 术逻辑运算，需要将加法器的功能进行扩展，扩展的 基本思想如下：
参加运算的两个数Ai、Bi和低位进位 Ci-1先不进行全加，先把两个输入Ai、 Bi和四个控制参数S0、S1、S2、S3进 行组合，形成函数Xi和Yi，然后再将Xi、 Yi和低位进位Ci-1通过全加器进行全加。 这样一来，控制参数不同，得到的组 合函数也不同，从而实现多种算术和 逻辑运算。
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第二章 运算方法与运算器
单级先行进位（续一）
• 上述组内并行、组间串行的进位方式也称为单级先行进 位方式，原理如下图所示。
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第二章 运算方法与运算器
组内并行、组间并行的进位链
• 第一小组的有关进位逻辑： C1 G1 P1C0
• 进位传递函数 Pi=Xi ⊕ Yi • 进位产生函数 Gi=XiYi
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第二章 运算方法与运算器
并行进位的特点
• 并行进位的特点是各级进位信号同时形成，与字长无 关，提高了整体运算速度 。并行进位又叫先行进位。 • 最长延迟时间仅为2ty。 • 随着加法器位数的增加，Ci的逻辑表达式会变得越来 越长，输入变量会越来越多，电路结构也会变得越来 越复杂，导致电路实现也越来越困难。
可以看出，这4组进位结构与前述4位先行进位逻辑完全相同， 组间进位信号只与最低进位C0有关，所以能同时产生。
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第二章 运算方法与运算器
多级先行进位（续二）
• 组内进位信号能同时产生、组间进位信号也能同时产 生，由此可以构成多级并行进位逻辑。16位2级先行 进位加法器如下图所示。
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第二章 运算方法与运算器
1、全加器（FA）
• 全加器（FA）是最基本 的运算单元，由它构成 加法器。 全加器真值表 Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci
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第二章 运算方法与运算器
为了提高运算速度，现在广泛采用并行 进位（先行进位）结构，即并行地形成 各级进位。逻辑式如下：
C1 G1 P1C0 C 2 G 2 P2 G1 P2 P1C0 C3 G 3 P3G 2 P3P2G1 P3P2 P1C 0 C n G n Pn G n 1 (Pn P1 )C0
• 由此可见，提高并行加法器速度的关键是尽量加快 信息工程系 进位产生和传递的速度。 第4页 2013年8月9日3时13分 系统结构教研室
第二章 运算方法与运算器
2、进位产生与传递
• 进位链的概念： 并行加法器中的每一个全加器都有一个从低位送来的进位 输入和一个传送给高位的进位输出。我们把构成进位信号 产生和传递的逻辑网络称为进位链。 • 进位链上每一位的进位表达式为： Ci=AiBi+(Ai⊕Bi)Ci-1 设 Gi=AiBi ，称为进位产生函数 Pi=Ai⊕Bi ，称为进位传递函数 ∴ 进位表达式 Ci=Gi+PiCi-1
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第二章 运算方法与运算器
串行进位
• 把n个全加器串联起来，就可以实现两个n位数的相加。这种加法器 称为串行进位的并行加法器，串行进位又叫行波进位。
Sn S2 S1
Cn
FA
Cn-1 Bn
• • •
…
C2
FA
C1 B2
FA
C0
An
A2
A1
B1
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第二章 运算方法与运算器
多级先行进位（续三）
• 问题是这4个组间进位信号如何用硬件来产生呢？ 对于多级先行进位的实现可以按如下思路来理解：
• 先把单级先行进位加法器的串行进位链断开； • 增加一级先行进位链，这个新增加的先行进位链的 进位称为二级进位； • 组间进位信号C4、C8、C12、C16由二级进位链来产 生，其逻辑关系式已经得到； • 让一级进位链多产生两个辅助函数Gi*和Pi*，并且 作为二级进位链的输入。